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第5章 VHDL基本语句;;; 【例5-1】 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY mux41 IS PORT (s4，s3, s2，s1 : IN STD_LOGIC; z4，z3, z2，z1 : OUT STD_LOGIC); END mux41； ARCHITECTURE activ OF mux41 IS SIGNAL sel : INTEGER RANGE 0 TO 15; BEGIN PROCESS (sel ，s4，s3，s2，s1 ) BEGIN sel= 0 ; -- 输入初始值 IF (s1 =1) THEN sel = sel+1 ; ELSIF (s2 =1) THEN sel = sel+2 ; ELSIF (s3 =1) THEN sel = sel+4 ; ELSIF (s4 =1) THEN sel = sel+8 ; ELSE NULL; -- 注意，这里使用了空操作语句 END IF ; z1=0 ; z2=0; z3