1296000442490625007VHDL设计应用举例1.ppt

VHDL设计应用举例;数字秒表的设计; ⑵起/停开关的使用方法与传统的机械式计时器相同，即按一下起/停开关，启动计时器开始计时，再按一下起/停开关计时终止。 ;二、设计思路; 1、计时控制器作用是控制计时。计时控制器的输入信号是启动、暂停和清零。为符合惯例，将启动和暂停功能设置在同一个按键上，按一次是启动，按第二次是暂停，按第三次是继续。所以计时控制器共有2个开关输入信号，即启动/暂停和清除。计时控制器输出信号为计数允许/保持信号和清零信号。 ; 100进制计数器为10ms计时器，其输入时钟信号是分频器的一个输出信号100Hz。一个60进制计数器为秒钟计时器，其输入时钟信号是10ms计时器的进位信号。另一个60进制计数器为分钟计时器,其输入时钟信号是秒钟计时器的进位信号。;3、分频器是一个10分频器，产生100ms周期的时钟信号，用于计时电路输入时钟信号。实际上就是一个计数器。分频器的作用主要在于把已经有的高频率信号分成我们所需要的较低频率信号。 ;三、具体设计;替换以后如下图所示：;60进制计数器的程序如下：;ARCHITECTURE ART OF COUNTER60 IS SIGNAL Q : STD_LOGIC_VECTOR (5 DOWNTO 0) ; SIGNAL RST, DLY : STD_LOGIC; BEGIN PROCESS (CLK,RST) -- 计数60 BEGIN IF RST = 1 THEN Q = 000000; -- 复位计数器 ELSIF CLKevent AND CLK = 1 THEN DLY = Q(5); IF START = 1 THEN Q = Q+1; -- 计数值加1 ELSE Q = Q+0; END IF; END IF; END PROCESS;;CY60 = NOT Q(5) AND DLY; -- 进位信号微分 RST = 1 WHEN Q=60 OR CLR=1 ELSE -- 复位信号设定 0; TOUT = Q ; END ART;;(2)减法分频器; 积分分频器与加减法分频器相比，分频信号的频率分布较均匀。下表是使用4bit计数器的结果：;ENTITY fpq86 IS PORT(CP : IN STD_LOGIC; OP : OUT STD_LOGIC ); END fpq86; ARCHITECTURE ART OF fpq86 IS SIGNAL DLY : STD_LOGIC; SIGNAL QN : STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN PROCESS (CP) BEGIN IF CPevent AND CP=1 THEN DLY = QN(3); QN = QN + 6; END IF; END PROCESS; OP = (QN(3) XOR DLY) AND NOT CP; END ART; ; 由仿真波形可以看出：6个脉冲波形占了8个时钟周期，但并不是均匀分布。所以这种分频器并不是我们需要的。我们只需要一个简单的10进制计数器作分频器，把1KHz的信号进行分频得到100Hz的信号就达到要求了。;LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY FPQ10 IS PORT(CLK : IN STD_LOGIC; CY10 : BUFFER STD_LOGIC ); END FPQ10; ARCHITECTURE ART OF FPQ10 IS SIGNAL Q: STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL DLY,RST : STD_LOGIC; BEGIN;PROCESS (CLK,RST) BEGIN IF RST = 1 THEN Q = 0000; -- 复位计数器 ELSIF CLKEVENT AND CLK = 1THEN DLY = Q(3);Q = Q+1; END IF; END PROCESS; CY10