基于Quartus多功能数字钟设计.docVIP

 PAGE \* MERGEFORMAT 17 基于Quartus的多功能数字钟设计 该实验是利用QuartusII软件设计一个数字钟，进行试验设计和仿真调试，实现了计时，校时，校分，清零，保持和整点报时等多种基本功能，并下载到SmartSOPC实验系统中进行调试和验证。此外还添加了显示星期，闹钟设定,秒表和彩铃等附加功能，使得设计的数字钟的功能更加完善。 设计要求 设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等基本功能。 具体要求如下： 能进行正常的时、分、秒计时功能，最大计时显示23小时59分59秒。 分别由六个数码管显示时分秒的计时。 K1是系统的使能开关，K1=0正常工作，K1=1时钟保持不变。 K2是系统的清零开关，K2=0正常工作，K2=1时钟的分、秒全清零。 在数字钟正常工作时可以对数字钟进行快速校时和校分。K3是系统的校分开关，K3=0正常工作K3=1时可以快速校分；K4是系统的校时开关，K4=0正常工作，K4=1时可以快速校时。 设计提高部分要求 时钟具有整点报时功能，当时钟计到59’51”时开始报时，在59’51”,59’53”, 59’55”,59’57” 时报时频率为512Hz,59’59”时报时频率为1KHz。 星期显示：星期显示功能是在数字钟界面显示星期，到计时到24小时时，星期上显示的数据进一位。 闹表设定：通过开关切换显示至闹钟界面，利用闹钟校时和校分开关对闹钟时间进行设定，且不影响数字钟计时。当计时到闹钟设定时间蜂鸣器鸣叫，并响起彩铃。 秒表计时：通过开关切换显示至秒表界面，分秒部分是100进制的，即当值为99时向秒位进位。 仿真与验证 用Quartus软件对设计电路进行功能仿真，并下载到实验板上对其功能进行验证。 工作原理 数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几部分组成的，控制电路按要求可由校分校时电路、清零电路和保持电路组成。其中，脉冲发生电路将试验箱提供的48Mhz的频率分成电路所需要的频率；计时电路与动态显示电路相连，将时间与星期显示在七段数码管上，并且驱动蜂鸣器整点报时；校时校分电路对时、分、星期提供快速校时；清零电路作用时，系统的分秒时同时归零；保持电路作用时，系统停止计时并保持时间不变。 其原理框图如图所示： 计时电路 校分校时电路 脉冲发生电路 译码显示电路 报时电路 清零电路 各模块说明 分频模块 分频模块将实验箱提供的48MHZ的频率分频，得到所需的频率。实验中需要1HZ作为时秒、分、时的时钟信号，2HZ作为校分、校时的时钟信号，200HZ、1000HZ作为报时蜂鸣所需频率信号等。我们实现的方法是8分频（三个2分频级连），6分频（一个2分频和一个3分频的级连）和分频（6个5分频和6个2分频的级连）。 八分频 这个二分频电路是由D触发器产生的，占空比为50%。 波形图如下： 六分频 这里设计了如下一个计数循环： 00，01，10，00。采用高位作为分频信号输出，占空比为1：2，此时再接到一个T触发器的时钟端进行二分频，即实现六分频，且满足占空比为50%的要求。 三分频波形图如下： 十分频 该方法与六分频的实现是一个原理。 波形图如下： 计时模块 计时电路包括秒，分，时，星期四个模块，依次进位。其中秒和分的模块类似，都是一个模六十计数器，时模块是一个模24计数器，而星期则是一个特殊的模7计数器。设计时采用的是同步计数器，它们所接的时钟信号均为1hz。 秒计时模块 当秒计时至59秒时由四与非门输出一个低电平将秒个位及秒十位置零，同时变换此低电平为高作为进位信号传递给分个位。 波形图如下： 分计时模块 观察可发现其结构与秒计时模块一致，唯一不同的是由于分清零的条件不仅是分计到59，而且秒也要计到59，故清零信号的输入还要添加秒计时模块的输出。 波形图与秒计时模块的相类似。 时计时模块 时计时模块与秒，分模块类似，只是进位信号要设计在23时置零进位，并且要等到秒与分信号都计到59时它才能进位清零，故清零信号的输入还要添加秒和分计时模块的输出。 波形图如下： 动态显示模块 此模块是用于数码管的动态显示，在本实验中一共需要7个数码管参与显示（秒2位，分2位，时2位，星期1位），所以计数器74161设计为模7的循环，其输出既作为4片74151的控制端，又作为3－8译码器74138的控制端。因为只有一片BCD译码器7447，所以当计数器到某一个数值时，四片74151同时选取对应位的一个输入组成计时器某一位的BCD编码接入显示译码器7447，与此同时根据计数器的数值，74138译码器也从七个显示管的使能端选择对应位有效，从而在实验箱上显现一个有