第6章.存储器系统答题.ppt

第6章 微型计算机存储器系统;6.1 计算机存储系统;二、存储器的分层结构; 各层次之间数据访问速度不一样，采用局部访问性原理，以三级存储结构解决这一矛盾，具体的措施一般有三种。 ; 1、按在微机系统中的作用分类 主存储器、辅助存储器、高速缓冲存储器 2、按存储介质分类 半导体存储器、磁表面存储器、光表面存储器 3、按存取方式分类 随机存取存储器 、只读存储器 、顺序存取存储器、直接 存取存储器 4、按信息的可保存性分类 非永久性记忆的存储器、永久性记忆的存储器;存储器;四、存储器的主要性能指标;(3)存储器带宽 带宽含义是指每秒钟访问的二进制数的位数。假如存储周期是500ns，每个周期可读出16bit，则它的带宽就是16bit×1/500ns=32Mbit/s，记为32Mbps。提高带宽的方法是缩短存储周期，增加一次读出的字长，多个存储器同时工作等。 (4)存储器的可靠性 半导体等有源存储器会因断电破坏所存储的数据，电荷型存储器会因长时间漏电导致信息消失。磁表面存储器也会因为温度、磁场、振动的作用受到破坏。ROM虽然可靠，但不能写入数据。从使用寿命来看，Flash Memory寿命大于EEPROM，EEPROM寿命大于EPROM。 (5)功耗 通常情况下，MOS型的存储器的功耗小于相同容量的双极型存储器。CMOS存储器功耗低，但速度相对慢；HMOS存储器速度、功耗、容量较为折中。;6.2半导体存储器 一、 静态RAM（SRAM） 1、基本存储电路（1个存储单元）;2.一片静态RAM 如图所示，存储体是一个由64×64=4096个六管静态存储电路组成的存储矩阵。在存储矩阵中，X地址译码器输出端提供X0～X63计64根行选择线，而每一行选择线接在同一行中的64个存储电路的行选端，故行选择线能同时为该行64个行选端提供行选择信号。Y地址译码器输出端提供Y0～Y63计64根列选择线，而同一列中的64个存储电路共用同一位线，故由列选择线可以同时控制它们与输入／输出电路（I/O电路）连通。很显然，只有行、列均被选中的某个单元存储电路，在其X向选通门与Y向选通门同时被打开时，才能进行读出信息和写入信息的操作。 ;8088系统BUS; 二、 动态RAM（DRAM） 1、动态RAM存储电路 ;2、动态RAM举例：Intel 2164 2164片内有64k个地址单元，需16条地址线寻址。采用行和列地址，地址线只需8条。内部有地址锁存器，利用外接多路开关，先由RAS信号选通8位行地址并锁存。再由CAS信号选通8位列地址进行锁存.16位地址选中64K存储单元之一，64K存储体分为4个128X128存储矩阵，每个128X128存储矩阵，由7条行地址和7条列地址进行选择，再由1/4I/O门选中一个单元进行读写。刷新由一个行地址同时对4个矩阵的同一行，即4X128=512个单元进行刷新。行选通可认为是片选信号。 ; 2164的引脚功能及操作;;三、 只读存储器 只读存储器（ROM）是一种工作时只能读出，不能写入信息的存储器。在使用ROM时，其内部信息是不能被改变的，故一般只能存放固定程序，如监控程序、BIOS程序等。只要一接通电源，这些程序就能自动地运行。 1、 掩膜只读存储器——ROM;2、 可编程只读存储器—PROM ;6. 3 主存储器及存储控制;二、主存储器的基本组成;6. 4 8086系统的存储器组织;;CPU与存储器的连接包括地址线、数据线和控制线连接三部分 1、连接时应注意的问题 （1）CPU总线的带负载能力 （2）存储器与CPU之间的速度匹配 (3) 译码电路设计（地址分配和片选） 每个芯片的片内地址由CPU的低位地址提供。一个存储系统由多个芯片组成，片选信号由CPU的高位地址译码后取得。 （4）8086 CPU提供了如下控制信号： M/IO,RD,WR,BHE,ALE,READY,WAIT,DT/R,DEN (5) 位扩展,字扩展,位字扩展;2、存储器的寻址: 线选法 、全译码片选法; 而A19 ~A 14为任意值，都不影响上述结果。所以他们的地址不是唯一的。 对于段内（A15~A0, 64K）地址来说，重叠区有4个(22=4). 1#: A15 A14 A13 A12 A11~ A0 ;A13=0