EDA技术及应用实训报告重点.docVIP

桂林电子科技大学信息科技学院 《EDA技术及应用》实训报告 学 号 1252100301 姓 名 指导教师：覃琴 2014年 4 月 29 日 实训题目：数字日历电路 1 系统设计 1.1 设计要求 1.1.1 设计任务 （1）用Verilog HDL语言设计出能够在EDA实训仪的I/O设备和PLD芯片实现的数字日历。 （2）数字日历能够显示年、月、日、时、分和秒。 （3）用EDA实训仪上的8只八段数码管分两屏分别显示年、月、日和时、分、秒，即在一定时间段内显示年、月、日（，然后在另一时间段内显示时、分、秒（如010101099），两个时间段能自动倒换。 （4）数字日历具有复位和校准年、月、日、时、分、秒的按钮，但校年和校时同用一个按钮，即在显示年、月、日时用此按钮校年，在显示时、分、秒时则用此按钮校时。 （5）体现创新部分 1.1.2 性能指标要求 1）数字电路能够在一定的时间内显示切换的功能，并且能手动校准年月日和时分秒 2）具有复位和进位的功能 3）能起到提示的作用，如闹钟或亮彩灯等。 1.2 设计思路及设计框图 1.2.1设计思路 如图1.2.2所示 1） EDA实训箱上的功能有限，可以用到的有8支数码管和12个lED灯。年、月、日和时、分、秒可以通过数码管显示，年月日和时分秒的切换可以通过拨动开关控制，校正可以通过按键实现。 2）输入的秒脉冲由DEA实训仪上的20MHZ晶振经过分频得到，秒脉冲经过60分频后产生1分钟脉冲信号，在经过60分频后产生1小时的脉冲信号，最后进行24分频，得到1天的脉冲送24进制的 cout输出。在将两个60分频和一个24分频的输出送到送到数码管的译码器输入端，得到24小时的计时显示结果。由此得到数字日历的计时器模块。 1.2.2设计框图 20MHZ晶振 显示器 显示器 显示器 分 频 器 输 入 电 路 六十进制计数器（分） 六十进制计数器（分） 二十四进制计数器（时） cout cout cout Cout coutco 秒脉冲 校时电路 图1.2.2数字钟的原理框图 2 各个模块程序的设计 2.1图1 1HZ秒脉冲的分频模块元件符号 2.1输入的秒脉冲由EDA实训仪上的20MHZ晶振经过分频得到,设计一个输出频率为1HZ的秒脉冲。图1是1HZ秒脉冲的分频模块元件符号 图1 1HZ秒脉冲的分频模块元件符号 2.2 图2是cnt24与cnt60模块设计的元件符号 图2 cnt24与cnt60模块的元件符号 2.3 图3是计时器设计原理图 clk秒时钟输入端，clrn清除输入端，低电平有效；jm、jf 、js分别是校秒、校分和校时的输入端，下降沿有效；qm[7..0]、qf[7..0]和qs[7..0]分别是秒、分、和时的输出端；cout是“天”脉冲输出端。 2.4数字日历电路的设计 数字电路原理图包括包括计时器模块（jsq）、年月日模块（nyr2014）、控制模块（cour）、校时选择模块（xs_6）、显示选择模块（mux_16）和流水灯（LED）提示模块。图4是数字日历设计的原理图。 图4是数字日历设计的原理图 2.5控制模块的设计 图5是控制模块的元件符号 图5 控制模块的元件符号 clk是1s时钟输入端;k1和k2是控制输入端，k是控制输出端。k1k2=00或11时是自动显示模块，控制数码器用8s钟时间显示年月日8s显示时分秒，k1k2=01时仅控制显示时分秒，同时用j1、j2、j3校秒、校分和校时，k1k2=10时，仅显示年、月、日，同时用j1、j2、j3校年、校月和校日。 2.6校时选择模块的设计 校时选择模块的元件符号如图6所示。k是控制输入端，k=0是,控制将校时按钮j1、j2和j3的信号分别分别送到计时器模块的jm、jf、js,k=1时校时按钮j1、j2、j3的信号分别送到年月日模块的jr、jy、jn。 图6 校时选择模块的元件符号 2.7显示选择模块 图7是显示选择模块的元件符号。k是控制输入端，K=0时，控制将计时器模块送来的qm[7..0]、qf[7..0]、和qs[7..0]状态信号送到数码管显示。k=1时将年月日送来的qr[7..0]、qy[7..0]、qn[7..0]状态信号送到数码管显示