FPGA设计实验指导书重点.docVIP

《FPGA设计》实验指导书 安全操作注意事项 1、接插下载电缆前，请务必关闭开发板开关，避免损坏下载电缆或实验箱器件。 2、操作过程中应防止静电，手指不可以接触开发板的扩展口引脚。 3、保持实验室整洁。 4、小心轻放，避免不必要的硬件损伤或者人身受伤。 实验一 Quartus ii软件的操作使用 一、实验目的 熟悉Quartus II软件的使用； 掌握用原理图输入法和硬件描述语言（Verilog HDL）两种方法来设计逻辑电路； 通过电路的仿真及验证，进一步了解2选1多路选择器的功能； 二、实验内容 1、用原理图输入法来设计2选1多路选择器 参照按图1-1所示来编辑完成2选1多路选择器的原理图输入，其中a、b、为数据输入端，sl为控制输入端，out为2选1多路选择器输出端。 图1-1 2选1多路选择器原理图 2、用Verilog HDL硬件描述语言来设计数据选择器 三、实验仪器、设备及材料 电脑、EDA软件、实验箱、下载电缆。 四、实验原理 2选1多路选择器的RTL图及真值表如图1-2及表1-1所示。 图1-2 2选1多路选择器的RTL图 表1-1 2选1多路选择器的真值表 选择输入sl输出out0a1b五、重点、难点 本实验技术重点在于理解2选1多路选择器的功能后，用原理图输入法和硬件描述语言（Verilog HDL）两种方法来设计该逻辑电路。 六、实验步骤 （一）原理图输入法的设计步骤： 进入Windows 操作系统，双击Quartus II图标，启动软件。1、单击File \ New Project Wizard菜单，输入文件名路径与设计项目的名字mux21a，点击finish, 建立设计项目。 点击Assignment \ Device菜单，选择器件（本设计选用cyclone 系列的EP4CE6E22C8）。 2、启动菜单File \ New，选择Block Diagram/Schematic File，点OK，启动原理图编辑器。 画出图1-1（在原理图空白处双击，会出现元件选择对话框，在name处输入元件名，点OK完成元件放置。把鼠标移到元件引脚附近，则鼠标光标自动由箭头变为十字，按住鼠标右键拖动，即可画出连线）。默认存盘名为mux21a，保存。 图1-1 mux21a原理图 项目导航栏内容如下（依次为层次标签、文件标签、设计单元标签）。 选用的FPGA器件型号，双击可修改 项目名称 3、综合和分析 点击菜单栏上分析和综合红色箭头所指的工具图标，可以为下一步功能仿真作准备（注意功能仿真需要产生网表文件）。 上图快捷工具栏中主要用到的快捷操作按钮英文含义如下： Project navigator 项目导航； Device 器件选择； Setting 环境设置； Pin planner 引脚锁定； Start compilation 全程编译； Start analysis synthesis 分析和综合 4、引脚锁定 点击菜单栏上pin planner红色箭头所指的工具图标，进行引脚锁定，引脚编号请查阅原理图。 5、全程编译 点击菜单栏上全程编译红色箭头所指的工具图标，可以进行全程编译。 6、编译无误后，用下载电缆通过JTAG接口将对应的mux21a.sof文件下载到FPGA中。 7、观察实验结果是否与仿真结果相吻合。 （二）用Verilog HDL语言完成的设计步骤： 与（一）大体类似，只是在其第步时选择verilog hdl file，点击OK后，键入下列代码： module mux21a (out,a,b,sl); output out; input a,b,sl; reg out; always@(a,b,sl) case(sl) 0:out=a; 1:out=b; default:out=1bz; endcase endmodule 七、实验报告要求 写出用Verilog HDL设计mux21a的主要过程。 八、实验注意事项 用原理图输入法和Verilog HDL语言两种方法所做的设计，一定要建两个不同的工程，并放在不同的目录中，且目录路径中千万不要出现中文字符。 实验二 组合逻辑电路设计 一、实验目的 1、学习Verilog HDL基本语法； 2、巩固Quartus II环境下的Verilog HDL编程设计的基础 二、主要仪器设备 EDA实验系统1台 PC机 三、实验内容 1、设计一个四线至二线编码器，其真值表如下： 表2.1 四线至二线编码器的真值表 设计一个2位信号的比较器，该比较器的电路符号如图2.1所示。 图2.1