FPGA实验重点.ppt

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实验一 十六进制7段数码显示译码器设计 ;SW波动开关:;数码管电路:;数码管7段连接图:;数码管段码连接:; 嵌入式逻辑分析仪使用方法;嵌入式逻辑分析仪使用方法;逻辑分析仪;;实验二 计数器设计实验 ;DE2按键电路图 ;实验三 8位数码显示频率计设计(4学时) ; 频率计电路框图; 频率计测频控制器FTCTRL测控时序图;实验四 点阵字符型液晶显示器驱动控制电路设计 (6学时); 电路原理图; 控制器结构框图; LCD引脚定义 ;实验四 静态时序分析(4学时);实验步骤: 1.熟悉给定设计,熟悉通过文件添加约束的方法 2.为给定设计添加时钟约束 基本时钟约束 衍生时钟约束 3.为给定设计添加IO约束 最大延时 最小延时 4.为给定设计添加时序例外 Falsepath 多周期约束 5.对添加了时序约束的设计进行时序分析;Timequest工具的使用;添加约束、分析设计;添加同步IO约束;时序例外与时序分析;实验六 嵌入式数字时钟(6学时); 谢谢

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