实验七 4选1多路选择器设计实验.docVIP

实验七 4选1多路选择器设计实验 实验目的 进一步熟悉QuartusII的VHDL文本设计流程、组合电路的设计仿真和测试。 实验原理 四选一多路选择器设计时，试分别用IF_THEN语句、WHEN_ELSE和CASE语句的表达方式写出此电路的VHDL程序，要求选择控制信号s1和s2的数据类型为STD_LOGIC;当s1=‘0’，s0=‘0’；s1=‘0’，s0=‘1’；s1=‘1’，s0=‘0’和s1=‘1’，s0=‘1’时，分别执行y=a、y=b、y=c、y=d。 三、程序设计 其示意框图如下： 其中输入数据端口为a、b、c、d，s1、s2为控制信号，Y为输出。 令s0s1=“00”时，输出y=a； 令s0s1=“01”时，输出y=b； 令s0s1=“10”时，输出y=c； 令s0s1=“11’ 时，输出y=d； 4 选 1 数 据 选 择 器 a 输入 b y 数据 c d s0 s1 真值表如下： 输入输出x