EDA技术实用第4版VHDL第3章VHDL设计初步-副本调研报告.ppt

EDA技术实用教程;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ;端口模式符号图 ;inout 和 buffer 的区别：;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ;;3.1 组合电路的VHDL描述 ; 标识符命名规则： 1）有效字符：包括26个大小写英文字母、数字0～9以及下划线“_”。 2）第一个字符必需是英文字母。 3）最后一个字符不能是下划线“_”（不能以下划线结尾），标识符中不允许有两个连续的下划线“_”。 4）标识符中的英语字母不分大小写。例如：信号AB、ab表示同一个信号。 5）标识符不能与VHDL中的保留字同名，如return、entity、begin等;my_counter Decoder_1 FFT Sig_N Not_Ack State0 entity1;;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ; TYPE std_logic IS （ U，--Uninitialized X，--Forcing Unknown 0，--Forcing 0 1，--Forcing 1 Z，--High Impedance W，--Weak Unknown L，--Weak 0 H，--Weak l -，--Don’t care )；;◇ 一般而言在设计中会使用到的仍是0与l两种状态，而在双向的bus上会使用到Z; ◇ 在某些设计中为减少逻辑门的使用，可能会用到-; ◇ U及X，大多出现在simulation的输出上; ◇ W、L及H则很少使用到，且很少出现。 注意：在std_logic的定义中，所有英文字母构成的数据类型，例如X、U或Z等都是用大写的英文字母。;3.1 组合电路的VHDL描述 ;VHDL数据对象;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ;3.1 组合电路的VHDL描述 ;3.2 基本时序电路的VHDL描述 ;3.2 基本时序电路的VHDL描述 ;3.2 基本时序电路的VHDL描述 ;;3.2 基本时序电路的VHDL描述 ;3.2 基本时序电路的VHDL描述 ;3.2 基本时序电路的VHDL描述 ;3.2 基本时序电路的VHDL描述 ;3.2 基本时序电路的VHDL描述 ;3.2 基本时序电路的VHDL描述 ;3.2 基本时序电路的VHDL描述 ;;3.3 计数器的VHDL设计 ;3.3 计数器的VHDL设计 ;3.3 计数器的VHDL设计 ;3.3 计数器的VHDL设计 ;3.3 计数器的VHDL设计 ;3.4 实用计数器的VHDL设计 ;接上页;3.4 实用计数器的VHDL设计 ;3.3.3 计数器的其他VHDL表达方式 ;3.3.3 计数器的其他VHDL表达方式 ;;3.4 实用计数器的VHDL设计 ;3.4 实用计数器的VHDL设计