天津大学数字集成电路第七讲静态时序逻辑电路.ppt

第七讲静态时序逻辑电路 天津大学电信学院电子科学与技术系 史再峰 时序逻辑电路 存储机理 正反馈:双稳态电路 亚稳态(Meta-Stability) 存储单元的实现方法与比较 利用正反馈（再生）：静态（双稳态） 静态:信号可以“无限”保持 鲁棒性好:对扰动不敏感 对触发脉冲宽度的要求:触发脉冲的宽度须稍大于沿环路总的传播时间，即两个反相器平均延时的两倍 尺寸大,限制了在计算结构如流水线式数据通路中的应用 Latch 与Register Latch（锁存器） 电平灵敏（ Level Sensitive）, 不是边沿触发 可以是正电平灵敏或负电平灵敏，当时钟为高电平（或低电平）时，输入的任何变化经过一段延迟就会反映在输出端上 有可能发生竞争(Race)现象，只能通过使时钟脉冲的宽度小于（包括反相器在内的）环路的传播时间来避免。 正电平锁存器与负电平锁存器 基于Latch 的设计举例 时序电路的时间参数 Register 时序参数 注意当数据的上升和下降时间不同的时候，延时将不同。 Register与latch的时序 Latch 时序参数 注意当数据的上升和下降时间不同的时候，延时将不同。 最高时钟频率 研究不同时刻（t1, t2） 在同一时刻（t1）考虑hold 写入（触发）静态Latch 的方法： 基于Mux 的Latch 基于（传输门实现的） Mux 的Latch 基于（传输管实现