第四章VHDL的主要描述语句.ppt

进程语句结构中至少需要一个敏感信号量，否则除了初始化阶段，进程永远不会被再次激活。这个敏感量一般是一个同步控制信号，同步控制信号用在同步语句中，同步语句可以是敏感信号表、WAIT UNTIL语句或是WAIT ON语句。 一般来说，只有一个同步点或者是具有多个同步点但都使用完全相同的同步控制信号的进程不需要“记忆”在哪一个同步点上被挂起时，不会形成存储器。如下例所示： 生成语句的典型应用是存储器阵列和寄存器。下面以四位移位寄存器为例，说明FOR- GENERATE模式生成语句的优点和使用方法。 下图所示电路是由边沿D触发器组成的四位移位寄存器，其中第一个触发器的输入端用来接收四位移位寄存器的输入信号，其余的每一个触发器的输入端均与左面一个触发器的Q端相连。 IF- GENERATE模式生成语句 IF- GENERATE模式生成语句的书写格式如下： [标号：]IF 条件 GENERATE 并行处理语句； END GENERATE [标号]； 4.2.9 生成语句 生成语句（GENERATE）是一种可以建立重复结构或者是在多个模块的表示形式之间进行选择的语句。由于生成语句可以用来产生多个相同的结构，因此使用生成语句就可以避免多段相同结构的VHDL程序的重复书写（相当于‘复制’）。 生成语句有两种形式：FOR- GENERATE模式和IF- GENERATE模式。 FOR- GENERATE 模式的生成语句 FOR- GENERATE 模式生成语句的书写格式为： [标号：]FOR 循环变量 IN 离散范围 GENERATE 并行处理语句； END GENERATE [标号]； 其中循环变量的值在每次的循环中都将发生变化； 离散范围用来指定循环变量的取值范围，循环变量的取值将从取值范围最左边的值开始并且递增到取值范围最右边的值，实际上也就限制了循环的次数； 循环变量每取一个值就要执行一次GENERATE语句体中的并行处理语句；最后FOR- GENERATE模式生成语句以保留字END GENERATE [标号：]；来结束GENERATE语句的循环。 图用D触发器构成的四位移位寄存器 根据上面的电路原理图，写出四位移位寄存器的VHDL描述如下。 LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; ENTITY shift_reg IS PORT（di：IN STD_LOGIC； cp：IN STD_LOGIC； do：OUT STD_LOGIC）； END shift_reg； ARCHITECTURE structure OF shift_reg IS COMPONENT dff PORT（d：IN STD_LOGIC； clk：IN STD_LOGIC； q：OUT STD_LOGIC）； END COMPONENT； SIGNAL q：STD_LOGIC_VECTOR(4 DOWNTO 0)； BEGIN dff1：dff PORT MAP (d1，cp，q（1）)； dff2：dff PORT MAP (q（1），cp，q（2）)； dff3：dff PORT MAP (q（2），cp，q（3）)； dff4：dff PORT MAP (q（3），cp，do)； END structure； 元件说明 元件例化 在上例的结构体中有四条元件例化语句，这四条语句的结构十分相似。我们对上例再做适当修改，使结构体中这四条元件例化语句具有相同的结构，如下例所示： 例[] LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; ENTITY shift_reg IS PORT（di：IN STD_LOGIC； cp：IN STD_LOGIC； do：OUT STD_LOGIC）； END shift_reg； ARCHITECTURE structure OF shift_reg IS COMPONENT dff PORT（d：IN STD_LOGIC； clk：IN STD_LOGIC； q：OUT STD_LOGIC）； END COMPONENT