第6章 集成注入逻辑(I2L)电路.pptVIP

集成电路设计概论西安交通大学微电子学系刘润民第 6 章 集成注入逻辑 I2L 电路 绪 论 集成注入逻辑 integrated injection logic ,简称I2L，是双极型集成电路芯片设计的新途径，具有集成密度高、功耗低、延时功耗积小，工艺与双极集成电路兼容等优点。可用来制造高性能、低成本的数字/模拟相结合的LSI和VLSI电路。 本章主要介绍 I2L电路基本单元的结构 I2L电路工作原理 I2L电路逻辑组合 I2L电路版图设计 6.1 I2L电路基本单元的结构 一般I2L电路的基本单元电路及版图和剖面图如下所示。是一种单端输入多端输出的反相器。 该电路结构具有以下特点： NPN管是倒置的。由于I2L电路中各NPN管的发射区都是接地的。所以各单元电路间不需要隔离，从而简化了工艺，缩小了芯片面积。 每个单元电路只有一对互补的晶体管，而且这两个晶体管又有两对电极是共用的，所以电路形式简单，元件少，单元内部没有互连线。 单元电路中没有电阻，而是用横向PNP管代替普通集成电路中的高值电阻，本级的PNP恒流注入管既是本级反相器的电流源，又是前级的负载，使单元电路的面积缩小，功耗下降。 因此，I2L单元电路平均占用芯片面积小，功耗低，而且各单元间的互连非常容易。 6.2 I2L基本单元电路的工作原理 下面以图6.2所示的等效电路 两级I2L 为例讨论I2L的工作原理。 若在注入端EP加上一个大于PNP管EB结的阈值电压 VBE,th≈0.6V 时，PNP管导通，正向注入电流IP流向B点，到达B点后IP的流向取决于前级的输出状态。 6.2.1 当前级的输出为1时的情况 当前级的输出为1时，QN1管截止，注入到B点的电流IP全部流向QN2管的基极，QN2管导通，VB VBE ≈0.7V。如果IP足够大，就可使QN2处于深饱和，其各输出端的饱和压降近似为QN2管的本征饱和压降 VCES≈VCES0 。所以当I2L电路的输入为高电平VOH时，其QN2管各集电极的输出为低电平，且 VOL≈VCES0 20～60 mV 从QP管和QN2管的连接关系可知 VCBP VBE,N2 0.7V 又因为QP管始终导通，所以VBEP≈0.7V，因而此时QP管的VCEP≈0V。由此可见，当电路的输入为1时，QP也处于深饱和状态，而电源电压VP可近似看作全跨在QN2的发射结上。 6.2.2 当前级的输出为0时的情况 当前级的输出为0时QN1管饱和，其饱和压降VCES,N1≈0.05V，其值随工作点的升高而略有减小。此时电源电压VP基本上都加在QP管上，注入到B点的电流IP全部流入QN1管的集电极；而QN2管截止，各集电极输出为1，具体的输出高电平与各自的负载情况有关。如果后级也是I2L电路，则VOH VBE≈0.7V，这时，其逻辑摆幅为 VL VOH-VOL≈0.65V 此时QP管的 VCBP VB≈0.05V, VBEP≈0.7V。 因此，当输入为0时，PNP处于临界饱和。 从以上分析可知，QP管始终处于深饱和与临界饱和之间，其集电极电流在QN1的集电极和QN2管的基极之间流动。 6.3 I2L电路分析 6.3.1 I2L电路中的器件分析 1.倒置NPN管的共发射极电流增益b 因为E、C倒置，所以发射效率较低，电流增益b较小。另外E结的面积较C结的面积大，所以发射结注入的少数载流子不能全部被集电极收集，也是影响电流增益的一个因素。在电路设计时应充分考虑这些因素。另外还有表面复合对反向运用NPN管的电流增益影响也是比较大的，因此在工艺设计上应尽量减小表面复合的影响。 提高电流增益的措施： 提高发射区与基区杂质浓度比； 提高发射区和基区少子寿命； 减小基区宽度 使集电结与发射结面积比接近1； 改善表面状态以减小表面复合速率。 2. rB对b、VOL、tpd的影响 对电流增益b的影响 当发射极和基极接触孔的间距DE-B增大时,rB会随之增大，从而使加在EB结上的电压VBE下降，导致电流增益b下降。 对于多集电极结构晶体管，因为基区几何形状是长条结构，因此rB一般较大，为了减小rB对电流增益的影响，改善各集电极电流增益的不均匀性，可采用如下办法： 将集电极引线孔排列方向和注入条平行,如图6.3 a 所示，这样基极引线孔到各集电区的距离均匀分布，可提高各集电区的电流增益及其均匀性。 如果注入条同各集电区排列方向垂直，可用浓硼基区短路条 或铝 结构 b ，或用面积来补偿 c 。 2 对输出低电平VOL的影响 在图6.4所示的电路图中，当Q1导通时，注入电流IP将通过Q2管的基极串连电阻RB2 寄生电阻）流入Q1管的集电极，使Q1管的输出低电平VOL增大，从而降低了电路的抗干扰能力。因为此时 VBE2