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使用Design Compiler进行电路综合
使用Design Compiler进行电路综合 ——By WangJZ magic14@126.com
2011-4-19
本文以一个简单设计为例，介绍Synopsys公司的综合工具Design Compiler（以下简称DC）的基本使用流程。
DC综合过程可划分为三个部分：
读取设计文件，将设计代码转换为DC自带的基本逻辑单元表示的门电路；
设计者对设计进行约束，包括时序约束和面积约束；
DC根据设计者提供的约束，对电路进行优化，并映射为流片厂家工艺库逻辑门表示的电路。
下面是具体步骤：
工程目录为存放在用户文件夹下的dc_phy文件夹，该工程包括4个用verilog语言编写的代码文件，存放在工程目录的scr文件夹里，其中phy_utmi为顶层文件，其余为子模块。
设置环境变量，进入工程目录，用dc_shell命令启动DC，如下图所示。
使用set search_path命令设置搜索路径，用set target_library命令设置目标库（流片厂所提供的工艺库）所在路径，用set link_library命令设置链接库路径，如下图所示。
用read_verilog命令读取设计文件，虽然设计文件并不在当前目录dc_phy中，但由于设置了搜索路径（set search_path “$ search_path ./scr”），所以DC仍能找scr文件夹中的设计文件，如下图所示。
用current_design命令告知DC，设计的顶层模块为phy_utmi，并用link命令链接到工艺库，如下图所示：
对设计进行时序约束和面积，由于本设计比较简单，所以仅进行几个简单约束作为演示。约束完后使用compile命令进行综合，如下图所示：
综合完成后，使用write命令输出门级网表，使用write_sdc命令输出设计约束，获取门级网表和约束文件后，就可以使用Cadence公司的Encounter软件进行自动布局布线了。过程如下图所示。
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