微机原理-第5章.pptVIP

系统总线（板级总线） 5.3 8086的引脚功能与时序 总线周期 5.3 8086的引脚功能与时序 低电平：表示CPU正在从存储器或I/O端口寄存器读取数据； T2～T4状态有效。 10.RD（输出，三态） 读信号 5.3 8086的引脚功能与时序 低电平：表示CPU正在执行向存储器或I/O端口进行输出操作； T2～T4状态有效。 11.WR（输出，三态） 写信号 5.3 8086的引脚功能与时序 高电平： CPU访问存贮器 低电平：CPU访问I/O端口 在Intel 8088中，该引脚定义为IO/M，极性与8086的M/IO反相。 12.M/IO（输出，三 态） 存储器与I/O端口区分信号 5.3 8086的引脚功能与时序 写总线周期 5.3 8086的引脚功能与时序 读总线周期 5.3 8086的引脚功能与时序 其它控制信号 5.3 8086的引脚功能与时序 高电平：表示存储器或I/O端口准备就绪； 低电平：表示存储器或I/O端口未准备好； 13.READY（输入） 准备好信号 CPU在T3 状态检测READY信号，如果READY为低电平，则插入等待状态Tw，同时再次检测READY信号，直到READY为高电平，则进入T4状态，完成本次总线周期。 5.3 8086的引脚