一个异步FIFO的设计示例研讨.docxVIP

一、异步FIFO技术规范 1. 总体描述 1.1. 功能定义 异步FIFO ( First In First Out)指的是在两个相互独立的时钟域下, 数据从一个时钟域写入FIFO而另一个时钟域又从这个FIFO 中将数据读出。 本设计用8*256的RAM实现异步FIFO。 具体功能： 1． 写使能有效，且FIFO不为满时，在写时钟的上升沿向FIFO中写入数据。 2． 读使能有效，且FIFO不为空时，在读时钟的上升沿从FIFO中读出数据。 3． 当FIFO写满时产生满信号，当FIFO读空时产生空信号。 1.2. 应用范围 异步FIFO 是用来作为缓冲的存储器, 它能对数据进行快速、顺序的存储和发送, 主要用来解决不同速率器件间的速率匹配问题。 2. 引脚描述 图1 2.1. 引脚功能描述 信号名 输入/输出 功能描述 r_clk 输入 读数据时钟信号 w_clk 输入 写数据时钟信号 data_in[7：0] 输入 8位的输入数据 r_en 输入 读使能，高电平有效，在FIFO非空时，clk上升沿读入数据； w_en 输入 写使能，高电平有效，在FIFO非满时，clk上升沿写入数据； rst 输入 异步清零，低电平有效，低电平时读地址，写地址，计数器都清零。 empty 输出 空信号，高电平有效，当FIFO读空时其值为1 full 输出 满信号，高电平有效，当FIFO写满时其值为1 data_out[7:0] 输出 8位的输出数据 2.2. 引脚时序描述 当写满时full由低变高，当读空时empty由低变高。只要不为满full就为低，不为空empty就为低。 3. 顶层模块划分 图2 顶层模块说明： 1． ram_fifo ：存储器模块，用于存放及输出数据； 2． w_addr_reg : 保存访问RAM的写地址； 3． r_addr_reg : 保存访问RAM的读地址； 4． w_addr_adder : 计算RAM下一个写地址； 5． r_addr_adder: 计算RAM下一个读地址； 6． cmp : 将读地址和写地址进行比较产生空满标志。 设计思想说明： FIFO满空的判定：当读地址的值加1之后等于写地址的值时，表明FIFO写满，当写地址的值加一之后等于读地址的值时，表明FIFO读空。在初始状态时FIFO的读地址在RAM的中间位置，写地址在RAM的开始位置，所以初始状态FIFO不满也不空。空满信号的产生由组合电路产生。 4. 功能模块描述 4.1. ram_fifo模块 ram_fifo：RAM存储器。用8*256双口RAM实现。 4.2. w_addr_reg模块 w_addr_reg模块：写地址寄存器。用来寄存写地址加法器输出的地址。 4.3. r_addr_reg模块 r_addr_reg模块：读地址寄存器。用来寄存读地址加法器输出的地址。 4.4. w_addr_adder模块 w_addr_adder模块：写地址加法器。把写地址寄存器的输出加一，即表示当前写 地址的下一地址位。当w_en为低时停止累加。 4.5. r_addr_adder模块 r_addr_adder模块：读地址加法器。把读地址寄存器的输出加一，即表示当前读地址的下一地址位。当r_en为低时停止累加。 4.6. cmp模块 cmp模块：读地址和写地址进行比较，产生满空标志。 二、异步FIFO总体设计方案 1. 概述 异步FIFO有高速、可靠性好等特点。由于异步FIFO 在两个不同时钟系统之间能够快速而方便地传输实时数据, 因此在网络接口、图像处理等方面, 异步FIFO 得到了广泛的应用。 异步FIFO 指的是在两个相互独立的时钟域下, 数据从一个时钟域写入FIFO 而另一个时钟域又从这个FIFO 中将数据读出。异步FIFO 通常被用来将数据从一个时钟域安全地传送到另外一时钟域。 2. 功能模块设计 2.1. ram_fifo模块 2.1.1. ram_fifo模块描述 ram_fifo：RAM存储器。用8*256双口RAM实现。 2.1.2. 管脚描述 信号名称 输入 / 输出 源 功能描述 w_clk 输入 PIN 写时钟信号 w_en 输入 PIN 写使能信号 w_addr[7:0] 输入 w_addr_reg 写地址信号 r_clk 输入 PIN 读时钟信号 r_en 输入 PIN 读使能信号 r_addr[7:0] 输入 w_addr_reg 读地址信号 data_in[7:0] 输入 PIN 输入数据 data_out[7:0] 输出 输出数据 表2 2.1.3. 实现