CPU的结构和功能研讨.ppt

寄存器组 1 通用寄存器（Ri） 2 暂存器（R） 3 指令寄存器（IR） 4 程序计数器（PC） 5 程序状态字寄存器（PSW） 6 地址寄存器（MAR） 7 数据寄存器（MDR） PSW: 1 特征位：进位C、溢出V、零位Z、负位N、奇偶P 2 编程设定位：（程序调试、中断相应、工作方式） 程序跟踪位T、容许中断位I 、工作方式字段。 指令执行过程 取指令 分析指令（对指令译码） 执行指令 程序计数器PC 地址形成部件 操作码 地址码 译码 微操作信号形成 节拍发生器 时钟源 中断控制逻辑 状态寄存器 微操作信号 I/O信息 控制台信息 +1 送AR 间址周期 执行周期 许多类型 主要是涉及到处理器内部的寄存器 可能的操作有 数据传输 ALU 控制指令的处理 中断周期 下面以一个简单的程序来具体认识每一条指令的指令周期和执行过程。 内存地址 内存内容 助记符 所完成的操作 020 250 000 CLA 将累加器的内容请零 021 030 030 ADD 30 （A）+（30）?A 022 021 040 STA 40 （A）?（40） 023 000 000 NOP 024 140 021 JMP 21 21→PC ? ? ? 030 000 006 ? 031 ? ? ? ? 040 存和数单元 ? CLA指令的指令周期 非访内指令需要两个CPU周期。 在第一个CPU周期，即取指令阶段，CPU完成三件事：（1）从内存取出指令；（2）对程序计数器PC加1，以便为取下一条指令做好准备；（3）对指令操作码进行译码或测试，以便确定进行什么操作。在第二个CPU周期，即执行指令阶段，将累加器A的内容清零。 一个CPU周期 一个CPU周期 取指令阶段 执行指令阶段 开始 取指令 PC+1 对指令 译码 执行 指令 取下条指令 PC+1 算术逻辑单元 状态条件寄存器 程序记数器PC 地址寄存器AR 地址总线ABUS 数据总线DBUS 累加器AC 缓冲寄存器DR CPU ALU 指令寄存器IR 指令译码器 操作控制器 时序产生器 时钟 状态反馈 取指控制 执行控制 c c c c +1 000 020 20 21 22 23 24 30 31 40 CLA ADD 30 STA 40 NOP JMP 21 000 006 000 020 CLA CLA 000 021 算术逻辑单元 状态条件寄存器 程序记数器PC 地址寄存器AR 地址总线ABUS 数据总线DBUS 累加器AC 缓冲寄存器DR CPU ALU 指令寄存器IR 指令译码器 操作控制器 时序产生器 时钟 状态反馈 取指控制 执行控制 c c c c +1 20 21 22 23 24 30 31 40 CLA ADD 30 STA 40 NOP JMP 21 000 006 000 020 CLA CLA 000 021 ADD指令的指令周期 ADD指令的指令周期由三个CPU周期组成。 第一个CPU周期为取指令阶段。 第二个CPU周期中将操作数的地址送往地址寄存器并完成地址译码。 在第三个CPU周期中从内存取出操作数并执行相加的操作。 一个CPU周期 一个CPU周期 取指令阶段 执行指令阶段 开始 取指令 PC+1 对指令 译码 送操作数 地址 取下条指令 PC+1 取出操作数 执行加 操作 一个CPU周期 算术逻辑单元 状态条件寄存器 程序记数器PC 地址寄存器AR 地址总线ABUS 数据总线DBUS 累加器AC 缓冲寄存器DR CPU ALU 指令寄存器IR 指令译码器 操作控制器 时序产生器 时钟 状态反馈 取指控制 执行控制 c c c c +1 20 21 22 23 24 30 31 40 CLA ADD 30 STA 40 NOP JMP 21 000 006 000 021 ADD ADD 30 000 021 000 022 000 030 000 006 0+6=6 000 006 STA指令的指令周期 STA指令的指令周期由四个CPU周期组成。其中第一个CPU周期仍然是取指令阶段，其过程和CLA指令、ADD指令完全一样，不同的是此阶段中程序计数器加1后变为023，因而为取第四条指令做好了准备。我们假定，第一个CPU周期后结束，“STA 40”指令已放入指令寄存器并完成译码测试。 算术逻辑单元 状态条件寄存器 程序记数器PC 地址寄存器AR 地址总线ABUS 数据总线DBUS 累加器AC 缓冲寄存器DR CPU ALU 指令寄存器IR 指令译码器 操作控制器 时序