EDA技术与实践_徐飞编著_第2章课件.ppt

2.1 门电路的描述 2.2 选择器的描述 2.3 译码器的描述 2.4 编码器的描述 2.5 触发器的描述 2.6 计数器的描述 2.7 移位寄存器的描述 2.8 加法器的描述 第2章 基本逻辑电路的VHDL描述 2.1 门电路的描述 门电路描述 VHDL基本结构 VHDL的语言要素 信号赋值语句 【例2-1】与门的VHDL描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY And2_gate IS PORT(a, b:IN STD_LOGIC; y :OUT STD_LOGIC); END And2_gate; ARCHITECTURE one OF And2_gate IS BEGIN y= a AND b; End one; 库与程序包 实体 结构体 一、门电路的描述 VHDL 语言 库与程序包—参数部分 实体—接口部分 结构体—描述部分 二、VHDL基本结构 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; 程序包 设计者自身设计的程序包 设计中的子程序和公用数据类型的集合。 调用数据类型标准程序包的VHDL语言描述 放在VHDL程序的最前面，表示以后在实体或结构体中要用到数据类型包中的数据类型。 1、库与程序包 二、VHDL基本结构 设计实体 描述设计模块的输入输出信号或引脚 VHDL实体描述方法： ENTITY And2_gate IS PORT(a,b : IN STD_LOGIC; y : OUT STD_LOGIC); END And2_gate; 一个模块中仅有一个设计实体。 2、实体 实体名 数据类型 端口名 端口方向 二、VHDL基本结构 ENTITY 实体名 IS PORT ( 端口名1 :端口方向 数据类型; ... 端口名n :端口方向 数据类型); END [实体名]; 实体表达格式 格式说明 以“ENTITY 实体名 IS”开始，“END 实体名”结束 端口声明关键词：PORT 端口方向：IN、OUT、INOUT、BUFFER 数据类型：BIT、STD_LOGIC、INTEGER 二、VHDL基本结构 端口方向 IN OUT INOUT BUFFER 数据类型 BIT：’1’ ‘0’ Std_logic: 0, 1, Z, -, X ; BOOLEAN:TRUE,FALSE INTEGER: 0,1,2,3…. 二、VHDL基本结构 【例2-2】三输入门电路的实体描述。 ENTITY and3_gate IS PORT(a,b,c: IN BIT; y: OUT BIT); END and3_gate; 二、VHDL基本结构 【例2-3】D触发器的实体描述。 ENTITY dff_a IS PORT(d: IN STD_LOGIC ; clk: IN STD_LOGIC; q,nq: OUT STD_LOGIC); END dff_a; 二、VHDL基本结构 【例2-4】如图四位二进制加法计数器元件符号， 用VHDL描述其实体程序。 ENTITY count4_a IS PORT(clk: IN STD_LOGIC ; rst: IN STD_LOGIC; d0,d1,d2,d3: IN STD_LOGIC; q0,q1,q2,q3: OUT STD_LOGIC); END count4_a; 二、VHDL基本结构 ENTITY count4_b IS PORT( clk,rst： IN STD_LOGIC; d: IN STD_LOGIC_VECTOR(3 DOWNTO 0); q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END count4_b; 二、VHDL基本结构 描述实体内部逻辑功能和电路结构，建立设计实体的输入输出关系。 ARCHITECTURE one OF And2_gate IS BEGIN 　 y = a AND b; END one; 3、结构体 结构体名 实体名 结构体功能描述 二、VHDL基本结构 例：与门