EDA电子钟设计研讨.doc

EDA电子钟设计一、设计目的 1.掌握VHDL语言的基本运用。 2.掌握复杂系统的EDA设计方法。 3.学习多层次、多模块系统设计。 4.了解数字钟的工作原理，利用VHDL语言实现数字钟。 5.掌握QuartusⅡ的简单操作并会使用EDA实验箱。 6.掌握各芯片的逻辑功能及使用方法。设 LED显示 图2.1 多功能数字钟模拟系统基本组成框图 三、详细设计 3.1数字钟的基本工作原理 3.1.1时基T 产生电路 数字钟以其显示时间的直观性、走时准确性作为一种计时工具，数字钟的基本组成部分离不开计数器，在控制逻辑电路的控制下完成预定的各项功能。 由晶振产生的频率非常稳定的脉冲，经整形、稳定电路后，产生一个频率为1Hz的、非常稳定的计数时钟脉冲。 3.1.2调时、调分信号的产生 由计数器的计数过程可知，正常计数时，当秒计数器（60进制）计数到59 时，再来一个脉冲，则秒计数器清零，重新开始新一轮的计数，而进位则作为分计数器的计数脉冲，使分计数器计数加1。现在我们把电路稍做变动：把秒计数器的进位脉冲和一个频率为2Hz的脉冲信号同时接到一个2选1数据选择器的两个数据输入端，而位选信号则接一个脉冲按键开关，当按键开关不按下去时（即为0），则数据选择器将秒计数器的进位脉冲送到分计数器，此时，数字钟正常工作；当按键开关按下去时（即为1），则数据选择器将另外一个2Hz 的信号作为分计数器的计数脉冲，使其计数频率加快，当达到正确时间时，松开按键开关，从而达到调时的目的。调节小时的时间也一样的实现。 3.1.3计数显示电路 计数部分：由两个60进制计数器和一个24 进制计数器组成，其中60 进制计数器可用6 进制计数器和10 进制计数器构成；24 进制的小时计数同样可用6 进制计数器和10 进制计数器得到：当计数器计数到24 时，“2”和“4”同时进行清零，则可实现24 进制计数。 3.2设计思路 根据系统设计要求,系统设计采用自底向上的设计方法,由时钟分频部分、计时部分、按键部分调时部分和显示部分五个部分组成。这些模块都放在一个顶层文件中。 3.2.1时钟计数 首先下载程序进行复位清零操作,电子钟从00：00：00计时开始。sethour可以调整时钟的小时部分, setmin可以调整分钟,步进为1。 由于电子钟的最小计时单位是1s,因此提供给系统的内部的时钟频率应该大于1Hz,这里取100Hz。CLK端连接外部10Hz的时钟输入信号clk。对clk进行计数,当clk=10时,秒加1,当秒加到60时,分加1；当分加到60时,时加1；当时加到24时,全部清0,从新计时。 用6位数码管分别显示“时”、“分”、“秒”,通过OUTPUT( 6 DOWNTO 0 )上的信号来点亮指定的LED七段显示数码管。 3.2.2时间设置 手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 根据系统设计要求,系统设计采用自顶向下设计方法,由时钟分频、计时、按键和显示个部分组成。1）通过对md1按键高低电平的控制可以进入时钟的另一个调时模式，调试模式和计时模式是分开互不影响的。然后再通过对md2[1]和md2[2]对时钟进行时间设定。等到计时到达设置时间时，实现打铃功能。 2）用6位数码管分别显示“时”、“分”、“秒”,通过DOUT( 6 DOWNTO 0 )上的信号来点亮指定的LED七段显示数码管）由于电子钟的最小计时单位是1s,因此提供给系统的内部的时钟频率应该大于1Hz,这里取100Hz。CLK端连接外部10Hz的时钟输入信号clk。对clk进行计数,当clk=10时,秒加1,当秒加到60时,分加1；当分加到60时,时加1；当时加到24时,全部清0,从新计时。）首先复位清零操作,电子钟计时开始。可以调整, md2[2]可以调整分钟,步进为1。顶层设计分析对于电子钟的设计,这里将采用自向的设计方法进行设计,因此首先需要进行电子钟的层设计。本节将首先介绍电子钟的系统结构和模块划分,然后设计出顶层VHDL设计程序。------------------------------------------------端口定义------------------------------------------------闹钟判断，一分钟响铃----------------------整点报时，3秒钟响铃译码显示部分Selout[2..0]：七段码译码器扫描接口输入端。md1,md[1..0]：三个输入端。ledout1,ledout2：显示灯。speak：蜂鸣器。 图4.1 波形仿真图 实验连线：clk接时钟