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CPLD实验二报告
实验二组合逻辑电路的设计
一、实验目的：
1、掌握用VHDL 语言进行简单组合逻辑电路的设计方法。
2、了解并掌握MAXPLUS2软件的使用。
3、掌握组合逻辑电路的仿真方法。
二、实验设备：
1、PC 机
2、MAXPLUS2软件。
三、实验内容：
1、用VHDL 语言输入法设计三人表决器，并进行仿真测试。
2、用VHDL 语言输入法设计一个8—3编码器，并进行仿真测试。
四、实验步骤：
1、采用文本编辑器输入VHDL 语言源程序，建立工程。
2、编译。
3、导入波形文件，保存后，设置数据后进行仿真。
五、程序清单及仿真结果：
（一）、三人表决器
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity elc31 is
port (m:in std_logic_vector(2 downto 0);
y:out std_logic);
end;
architecture beha of elc31 is
begin
process (m)
begin
if m=000 then y=0;
elsif m=001then y=0;
elsif m=010then y=0;
elsif m=011then y=1;
elsif m=100then y=0;
elsif m=101then y=1;
elsif m=110then y=1;
elsif m=111then y=1;
end if;
end process;
end beha;
Maxplus2环境下操作过程：
采用文本编辑器输入VHDL 语言源程序，建立工程
导入波形文件，保存后，设置数据后进行仿真。
仿真结果：
说明：用3位二进制数分别表示三人表决情况，“0”表示反对，“1”表示赞同。当三人中有两人以上（包括两人）赞同时表示结果通过。
(二)8—3优先编码器
library ieee;
use ieee.std_logic_1164.all;
entity encoder83 is
port(d:in std_logic_vector(7 DOWNTO 0);
y:out std_logic_vector(2 downto 0));
end encoder83;
architecture arc of encoder83 is
begin
process(d)
begin
if d(7)=0 then
y=111;
elsif d(6)=0 then
y=110;
elsif d(5)=0 then
y=101;
elsif d(4)=0 then
y=100;
elsif d(3)=0 then
y=011;
elsif d(2)=0 then
y=010;
elsif d(1)=0 then
y=001;
else
y=000;
end if;
end process;
end arc;
Maxplus2环境下操作过程：
采用文本编辑器输入VHDL 语言源程序，建立工程
仿真结果：
8
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