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EDA技术 第三章 VerilogHDL语句 第一节 条件语句 一、if_else 语句 三种格式： 1． if （条件表达式）语句； 例：if（a b） out1 int1; 2． if （条件表达式）语句1； else 语句2； 例：if（a b） out1 int1; else out1 int2; 3． if （条件表达式1） 语句1； else if （条件表达式2）语句2； else if （条件表达式3）语句3； …… else if （条件表达式m）语句m； else 语句n； 例：if（a b） out1 int1; else if a b out1 int2; else out1 int3; 说明： （1）有判断上的先后顺序，根据语句顺序和嵌套层次决定了判断条件的优先级； （2）语句结尾有“；”； （3）语句仅有一句时可以直接写出，多于两句以上时用“begin …… end”将语句包含起来； （4）可以嵌套，用“begin …… end”将嵌套的语句包含起来； 例：if （条件表达式1） begin if 条件表达式2 语句1； else 语句2； end else 语句3； 二、case 语句 用于多分支选择。 格式： case 变量x名 变量x取值1： 赋值语句1； 变量x取值2：