数字集成电路设计第四章习题.docVIP

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2017-06-07 发布于重庆
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数字集成电路设计第四章习题.doc

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数字集成电路设计第四章习题

1. 如下图所示时钟数, 根据下表中提供的电容电阻数据, 计算从节点A到节点B的Elmore延时。图计算延时的RC树表Values of the components in the RC tree Resistor Value Capacitor Value fF R1 0.25 C1 250 R2 0.25 C2 750 R3 0.50 C3 250 R4 100 C4 250 R5 0.25 C5 1000 R6 1.00 C6 250 R7 0.75 C7 500 R8 1000 C8 250 2. 已知集成电路中各层参数如下：层次单位长度电容 aF/um 单位长度电阻 Ω/um 多晶硅 195 150 Al1 110 0.075 Al5 29.2 0.0375 计算在各层长为10cm的导线传播延时。为减小此导线的传播延时将此导线3等分并插入2个传播延时为100ps的反相器，计算在这种情况下各层上整个导线的传播延时。 3．设计一个时钟分布网络，在各个时钟之间的最小偏差是很关键的问题，从一个时钟网络中抽象出如下图所示的RC网络，最初CLK3比CLK1和CLK2的路径更短，为了补偿这一不平衡，在CLK3的路径中插入一个传输门。写出节点CLK3、CLK1和CLK2的时间常数，假设传输门用R3模拟；如果R1 R2 R4 R5 R，C1 C2 C3 C4 C5 C，R3为多大时可以平衡；当R 750Ω，C 200fF，传输门有多大的W/L比可以消除偏差；