采集器测试仪FPGA设计方案_110411.docVIP

采集器测试仪 FPGA 设计方案 1. 程序功能 （1）与外围系统进行数据交互，模拟采集器（8路新宁光电内部协议，1路国网协议）的数据发送； （2）发送数据的微分、插值处理；（后续功能） （3）12路DI，6路DO控制。 2. 流程描述 系统架构如下： 系统架构图 以模拟采集器的采样周期（100us）为采样数据交互周期。每个采样周期到达后，外围系统向FPGA发送一个同步脉冲，通知FPGA发送一采样点的采集器数据（或接收DI、发送DO），同时与FPGA片内双口ram进行一次数据交互。 FPGA片内双口ram分为ram区域1和ram区域2，采用乒乓操作，每次外围系统的数据交互与FPGA自身的数据处理操作不同ram区域，操作结束后ram区域自动交替。 每次收到外围系统的同步脉冲后，FPGA将本点待发送的所有采集器数据串行写入各采集器发送缓冲（或串行将待发送DO写入发送缓冲并从接收缓冲串行读入DI），所有缓冲数据操作完毕后，FPGA同步并行发送缓冲区数据。FPGA从接收到外围系统的同步脉冲到并行发送各采集器数据间延迟固定并可精确计算。 4. 数据格式 4.1 外围系统与FPGA数据交互格式（1采样周期） （1）采集器模拟应用（写入数据） 字节数 存储内容 备注 1 msb 采集器1采样通道1 lsb 新宁光电采集器（3通道）协议1点数据 2 3 msb 采集器1采样通道2 lsb 4 5 msb 采集器1采样通道3 lsb 6 7 msb 采集器状态信息 lsb 8 msb CRC lsb 9~16 采集器2数据（共8字节） 同上 17~27 采集器3数据（共8字节） 同上 28~32 采集器4数据（共8字节） 同上 33~40 采集器5数据（共8字节） 同上 41~48 采集器6数据（共8字节） 同上 48~56 采集器7数据（共8字节） 同上 57~64 采集器8数据（共8字节） 同上 65~112 采集器9数据（共48字节） 国网采集器协议1点数据 注1：新宁光电采集器协议中CRC的计算方法为前7字节累加后取反； 注2：国网采集器协议按最大数据格式（协议4）考虑； （2）开关设备模拟应用 DO数据（写入数据） 字节数 存储内容 备注 1 DO数据1 2 DO数据2 3 DO数据3 4 DO数据4 5 DO数据5 6 DO数据6 7 保留 8 保留 注：每路DO数据占用1字节，0x55表示合闸，0xAA表示分闸； DI数据（读出数据） 字节数 存储内容 备注 1 DI数据1 2 DI数据2 3 DI数据3 4 DI数据4 5 DI数据5 6 DI数据6 7 DI数据7 8 DI数据8 9 DI数据9 10 DI数据10 11 DI数据11 12 DI数据12 注：每路DI数据占用1字节，0x55表示闭合，0xAA表示断开； 5. 其他 5.1 应用接口 （1）外围系统 数据总线（D0-D31） ×32 （双向） 地址总线 A0-A7 ×8 （外围系统至FPGA） 写信号线 WE ×1 （外围系统至FPGA） 读写脉冲 CLK ×1 （外围系统至FPGA） 同步脉冲 SYN ×1 （外围系统至FPGA） 备用 IO0-IO4 ×5 （双向） （排列顺序详见“外围系统.sch”和“外围系统.pcb”, “外围系统.pcb”中箭头是指：天线需朝箭头所指的方向伸出，J1和J2用2.54mm间距的双排针） 5.2 同步发送脉冲 同步发送脉冲如上图，高电平有效。脉冲周期为采集器采样周期（每周波采样点数200点时，脉冲周期为100us），高电平脉宽为10us。 5.3 采样率 默认采样率为10000点/s。 考虑采样率兼容，在最大采样率为20000点/s时，采样周期50us，足够外围系统与FPGA交互1点数据。若需要同时发送不同采样率采集器数据，外围系统可统一按20000点/s数据与FPGA交互，由FPGA按实际采样率需求抽取发送。 5.4 与外围系统交互流程 （1）外围系统写入数据至FPGA 在写入过程中，外围系统将“写信号线”一直置高，表示将向FPGA内写入数据，然后向FPGA发起读写脉冲（脉冲周期不小于20ns），在每个读写脉冲的上升沿，外围系统将数据总线上的32bit数据写入FPGA片内ram对应地址。 按目前一次最大写入112字节计算，在读写脉冲周期为100ns的情况下，完成一次写入过程只需2.8us，远小于采样周期100us，不会出现时序问题。 （2）外围系统从FPGA读出数据 在读出过程中，外围系统将“写信号