dig第6讲S.ppt

盛建伦 jlsheng@ 第2章 带缓冲极的CMOS门 与非门 带缓冲极的CMOS门 门的输入端数的扩展 CMOS缓冲器 2.3.5 CMOS传输门和模拟开关 2.3.6 三态输出的CMOS门电路 三态门的基本用途是在数字系统中构成总线(单向总线和双向总线) 2.3.7 CMOS数字集成电路系列 CMOS逻辑根据输入、输出电平的不同分为两大类： CMOS逻辑系列 HC型是输入和输出都是CMOS电平的高速CMOS电路; HCT是输入电平为TTL电平，输出为CMOS电平的高速CMOS电路。 组合逻辑电路 4.6.2 多位数值比较器 原理：从高位比起，只有高位相等，才比较下一位。 多位数值比较器 集成4位数值比较器CC14585 比较两个8位二进制数的大小 4.7 组合逻辑电路中的竞争-冒险现象 竞争-冒险现象及成因： 两个输入“同时向相反的逻辑电平变化”，称存在“竞争”, 盛建伦 jlsheng@ 低位的比较输出与高位的控制输入连接 CD CD 例 用VHDL设计6位数据的偶校验码的生成和校验电路 奇偶校验码 Parity Check Code 信息位 N位二进制代码 奇偶校验位 1位代码 + 奇偶校验码 N+1位二进制代码 WE 偶校验位 WOD 奇校验位 奇偶校验码的编码方法是给n位的数据编码增加一个奇偶校验位。任何一位出错（包括校验位）都会使代码的奇偶性改变，从而被发现。 校验位可以放在最高数据位的左边，或最低数据位的右边。 奇偶校验码 Parity Check Code 若n+1位的奇偶校验码中“1”的个数为奇数（Odd）称为奇校验，“1”的个数为偶数（Even）称为偶校验。 当n位信息代码中有偶数个1，则偶校验附加的校验位为0，而奇校验的校验位为1 。例如(设校验位在最右边) ： 数据代码 奇校验码 偶校验码 10010 100101 100100 01101 011010 011011 A parity bit is an error detection mechanism that can only detect an odd number of errors. 盛建伦 jlsheng@163.com WE 奇偶位产生和校验电路 异或门的功能：奇数个1的连续异或运算其结果为1； 偶数个1的连续异或运算其结果为0。 S = 0，传输无误；S = 1传输有误 WE=B3 B2 B1 B0 S=B3 B2 B1 B0 WE 发送端偶校验位表达式： 接收端偶校验表达式： 6位数据的偶校验码的校验位生成和校验电路的系统框图 6位数据的偶校验码的校验位生成电路的逻辑函数 7位偶校验码的校验电路的逻辑函数 … 校验位 生成电路 … D0 … D5 PE 偶校验码 校验电路 … D0 … D5 E PE library ieee; use ieee.std_logic_1164.all; entity parity_even is port (d : in std_logic_vector (5 downto 0); --数据 pe : out std_logic); --校验位 end parity_even; 偶校验码的校验位生成电路程序 architecture parity of parity_even is begin pe = d(0) XOR d(1) XOR d(2) XOR d(3) XOR d(4) XOR d(5); end parity; 偶校验码的校验电路程序 library ieee; use ieee.std_logic_1164.all; entity parity_even_check is port (d : in std_logic_vector (5 downto 0); --数据 pe: in std_logic; --校验位 e : out std_logic); --状态位 end parity_even_check; architecture opt of parity_even_check is begin e = d(0) XOR d(1) XOR d(2) XOR d(3) XOR d(4) XOR d(5) XOR pe; end opt; 盛建伦 jlsheng@ 因“竞争”而可能在输出产生尖峰脉冲的现象，称为 “竞争-冒险” (race hazards) 。 表现