实验一 简化的ISC_CPU设计.pptVIP

实践项目内容 数字电路的数字钟； 高级数字系统设计与验证的数字钟； SoC系统开发的数字钟。 实践项目成果 项目第一部分简化的RISC_CPU设计 模块1 模块一 时钟发生器 模块2 模块二 指令寄存器 模块3 模块三 累加器 模块4 模块四 算术运算器 模块四 算术运算器 模块5 模块五 数据控制器 模块6 模块六 地址多路器 模块7 模块七 程序计数器 累加器 累加器用于存放当前的结果，它也是双目运算中的一个数据来源； 复位后，累加器的值是零； 当累加器通过ena口收到来自CPU状态控制器load_acc信号时，在clk1时钟正跳沿时就收到来自于数据总线的数据。 算数运算器 算术逻辑运算单元根据输入的8种不同操作码分别实现相应的加、与、异或、跳转等基本操作运算； 利用这几种基本运算可以实现很多种其它运算以及逻辑判断等操作。 HLT=3’b000，暂停指令（保持累加器值 ） SKZ=3’b001，计算为零则跳转指令（保持累加器值） ADD=3’b010，加法指令（data+累加器值） ANDD=3’b011，按位与指令（ data 累加器值） XORR=3’b100，按位异或指令（ data ^累加器值） LDA=3’b101，载入指令（ data ） STO=3’b110，数据写入指令（保持累加器值 ） JMP=3’b111，跳转指