基于XilinxFPGA的数字系统设计初步(精选).docVIP

基于Xilinx FPGA的数字系统设计初步课程计划 第一天 Day1 时间 课程主题 9:00-9:45 Xilinx FPGA简介 Xilinx FPGA开发工具-ISE 9:45-10:30 Verilog HDL简介 组合逻辑的Verilog HDL编写 TestBench基本语法 10:30-10:40 休息 10:40-11:40 实验一 数据选择器代码编写、综合和仿真在ISE中新建工程，编写一个多路选择器的Verilog代码，进行综合。再编写TestBench并进行仿真。 11:40-13:30 午餐 休息 13:30-14:30 Verilog HDL语法介绍 14:30-14:40 休息 14:40-15:00 时序逻辑的Verilog HDL编写 15:40-16:40 实验二 移位寄存器代码编写、综合和仿真 在ISE中新建工程，编写一个移位寄存器的Verilog代码，进行综合。再编写TestBench并进行仿真。 15:40-17:00 交流 答疑 第二天 Day2 时间 课程主题 8:30-9:15 频率计的设计思路 结构分析 Atlys开发板资源分析 9:15-10:00 开发过程讨论 PicoBlaze特点及其使用方法介绍 串口IP核介绍 10:00-10:10 休息 10:10-11:40 实验三 使用PicoBlaze通过串口发送数据 在Atlys开发板的FPGA中构建一个PicoBlaze软核和一个串口，软核通过8位并口向串口发送数据，而串口将数据传至PC。 11:40-13:30 午餐 休息 13:30-14:30 PicoBlaze中断机理 PicoBlaze与串口模块如何连接 14:30-14:40 休息 14:40-15:00 如何编写PicoBlaze汇编程序 15:40-16:40 实验四 PicoBlaze 以中断方式读取数据 在Atlys的FPGA中构建一个逻辑块、一个PicoBlaze软核和一个串口，由PicoBlaze以中断方式读取逻辑块中的数据，并通过8位并口向串口发送这些数据，而串口将这些数据传至PC。 15:40-17:00 交流 答疑 第三天 Day3 时间 课程主题 9:00-10:00 FPGA时序逻辑设计 状态机设计 使用VerilogHDL编写状态机 10:00-10:10 休息 10:10-11:30 实验五 逻辑仿真 1、新建Xilinx ISE工程，编写十进制计数器加入工程。编写TestBench进行仿真； 2、新建Xilinx ISE工程，编写状态机加入工程。查看状态机的转换图。编写TestBench进行仿真。 11:30-13:30 午餐 休息 13:30-14:30 逻辑结构详细设计 14:30-14:40 休息 14:40-15:00 Xilinx时钟部件DCM 逻辑结构的调用和复制 15:00-17:00 实验六 完成频率计 新建ISE工程，在工程中添加DCM模块、信号产生模块、串口模块、PicoBlzae核，编写和添加计数、状态机等模块。生成目标代码后下载到Atlys开发板，使用示波器和计算机进行验证。 17:00-17:20 交流 答疑 基于Xilinx FPGA的数字系统设计初步培训班报名回执表单位/院校 院/系 地址 邮编 联系人 职务 手机 电话 传真 E-mail 报名人1 □男士□女士 职务 手机 报名人2 □男士□女士 职务 手机 报名人3 □男士□女士 职务 手机 南京大学-依元素科技 美国Xilinx官方授权培训 ISE FPGA设计课程 A