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课程: 数字逻辑与数字系统 VHDL语言设计四选一选择器 实验报告 系 ： 电子信息与计算机科学系 专业 ： 自动化 班级 ： 文自112—2班 姓名 ： 桑*超 学号 ： 座机电话号码92** 指导教师 ： 徐红霞 学年学期 ：2012-2013学年（第一学期） 2012年12月15日  姓名: 桑*超 班级: 文自112-2班 学号: 座机电话号码92** 试验: VHDL语言设计 日期:2012.12.15 指导老师: 徐洪霞 实验报告的名称: VHDL语言设计 本次实验的目的: 1.掌握VHDL 语言的设计技巧 2.用VHDL语言设计四选一选择器 三、 设计过程: 工程编译源：用VHDL语言编程。 功能仿真：将功能编译后的结果进行仿真。 引脚锁定:将个信号按要求分配到相应引脚. 物理实现：将结果下载到所悬着的器件中 写出源程序,画出防真波形图. library ieee; use ieee.std_logic_1164.all; entity mux4_1 is port a,b,c,d : in std_logic; s : in std_logic_vector 1 downto 0 ; z : out std_logic ; end mux4_1; architecture one of mux4