毕业设计（论文）-基于FPGA的单精度浮点除法器的设计.doc

学科分类号 本科生毕业论文(设计) 题目（中文）: 基于FPGA的单精度浮点法器的设计FPGA-based single-precision floating-point divider design 学生姓名：　　 学　　号：　 　 系　　别：　 专　　业： 指导教师：　　 起止日期: 年 月 日 怀化学院本科毕业论文（设计）诚信声明 作者郑重声明：所呈交的本科毕业论文（设计），是在指导老师的指导下，独立进行研究所取得的成果，成果不存在知识产权争议。除文中已经注明引用的内容外，论文不含任何其他个人或集体已经发表或撰写过的成果。对论文的研究做出重要贡献的个人和集体均已在文中以明确的方式标明。本声明的法律结果由作者承担。 本科毕业论文（设计）作者签名： 年 月 日 目 录 摘 要 1 关键词 1 Abstract 1 Key words 1 前言 2 1 软件开发系统Altera QuartusⅡ简介 3 2 FPGA 设计方法简述 4 2.1 原理图输入的设计方法 4 2.2 硬件描述语言 4 3 浮点数的表示 5 4 浮点除法器设计思路 5 4.1 浮点数除法器的实现 5 4.2　尾数部分除法运算模块设计 6 4.3　浮点数除法器结构 6 4.4　浮点数除法器的改进 7 5 总体设计编译与仿真 9 5.1 数据分解部分：spf32_data_div.vhd模块 10 5.2 阶码相减模块（E_SUB.vhd） 11 5.3 尾数相除部分：m_divider.vhd模块 12 5.4 特殊数据判断电路：spcd_judge.vhd模块 14 5.5 数据调整输出部分：adj_out.vhd模块 14 5.6 仿真 15 6 结论： 18 参考文献 18 致 谢 20 附录 相关模块程序 21 基于FPGA的单精度浮点除法器的设计 摘 要 基于FPGA的浮点除法器的硬件实现方法，根据除法的本质是移位相减的原理,及浮点数规格化的要求,在浮点乘法器的基础上，采用模块化设计方法分别对各模块进行设计。目前，多数FPGA上可以实现整数和标准逻辑矢量的运算，但不支持浮点乘法运算，因此使得FPGA在数值计算，数据分析等方面受到很大的限制。 采用VHDL语言，在FPGA上实现了32位单精度浮点除法器的设计，在QuartusⅡ上进行综合仿真测试后,证明该模块运算准确、快速、精度高达到了预期的效果。 关键词 FPGA; 单精度；浮点数; 除法器;仿真 FPGA-based single-precision floating-point divider design Abstract FPGA-based floating point divider implementation method. According to the nature of division by the principle of phase shift, and the requirements of normalized floating-point numbers, on the basis of floating-point multiplier, modular design of the modules were designed. At present, on most FPGA may realize the integer and the standard logical vector operation, but does not support the floating point operation, decide that FPGA in the numerical calculus, data analysis etc is limited. Using the VHDL, 32 single precision floating point divider has been realized on FPGA, Test and simulation use QuartusⅡ. It proves that this module