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等精度频率的测量设计报告 报告人：朱伯程（074100138） 周哲远（074100137） 报告摘要：本文介绍了一种同步测周期计数器的设计，并基于该计数器设计了一个高精度的数字频率计。文中给出了计数器的VHDL编码，并对频率计的FPGA实现进行了仿真验证，给出了测试结果。同时在分析了等精度测频在实现时存在的问题的基础上,介绍了一种基于自适应分频法的频率测量技术,可达到简化测量电路、提高系统可靠性、实现高精度和宽范围测量的目的 关键词：频率计 VHDL FPGA 周期测量 等精度 自适应 分频 实验原理 1．频率测量的几种方法： 工程上测量频率和周期的方法一般可以分为无源测频法、有源比较法、电子计数器3种。 无源测频法又可分为谐振法和电桥法，常用于频率粗测，精度在1%左右。有源比较法可分为拍频法和差频法，前者是利用信号线性叠加，产生拍频现象，通过检测零差后现象测频，常用于低频测量，误差在零点几赫;后者是利用两个信号非线性叠加，产生差频现象，通过检测零差现象测频，常用于高频测量，误差为士20Hz左右。可见，以上在测量范围和精度上都难以达到要求。 电子计数器的测频原理实质上以比较法为基础，它将被测信号频率人与时基信号频率相比，两个频率相比得到的结果以数字的形式显示出来。同时，它在测量范围和精度上都能达到要求。 2．等精度测频基本原理 等精度频率测量技术又叫做多周期同步测量技术，它主要由被测信号计数器、参考信号计数器、同步闸门控制器、采样时间控制器以及运算单元等组成，工作原理下图所示。 波形图解： 根据设计任务的要求，因此我们选择用等精度测量法进行系统设计。 实验任务与要求 （一）任务设计一个简易等精度频率计。 （二）要求 a.测量范围 信号：方波幅度：TTL电平； 频率：1Hz～1MHzb.测试误差≤0.1%（全量程） * 闸门时间：～1s，响应时间：～2s乘除运算： 单片机、FPGA、计算器计算 系统总体方案设计 根据测频过程的思路,可编写相应的软件。测频程序流程图下图所示： 根据流程图与要求，本实验的需要注意的地方： 计数器的位数。由于要测量的频率范围为1Hz~1MHz。所以可以设置计数器位数为20位。对于基准信号的频率，选用1MHz的标准脉冲信号。 分频器。首先要进行2分频。（供粗测使用）。再进行任意分频，供精测使用。 锁码器。为的是稳定计数器的最后数据。 在第一次计数完成之后，要能自动对计数器进行清零。 系统子模块实现及仿真结果LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY fsd IS PORT (clock: IN STD_LOGIC; fsd_num:in std_logic_vector(19 downto 0);--输入要分频的数字，比如要8分频，只要输入相应的二进制就可以了。 div_out:out std_logic); END fsd; ARCHITECTURE bhv OF fsd IS BEGIN PROCESS(clock) VARIABLE cout:INTEGER:=0; variable fsd_num_dec,half_fsd_num_dec:integer; BEGIN fsd_num_dec:=conv_integer(fsd_num); half_fsd_num_dec:=fsd_num_dec/2; IF clockEVENT AND clock=1 THEN cout:=cout+1; IF couthalf_fsd_num_dec or cout=half_fsd_num_dec THEN div_out=1; ELSIF coutfsd_num_dec THEN div_out=0; ELSE cout:=0; END IF; END IF; END PROCESS; end bhv; 接着进入同步计数阶段.包括使计数器在一个周期计完后的清零。（计数器用的是异步清零端。下图中的下方的与门非门等组成的逻辑电路部分是清零控制部分) 3.锁码部分. 这里的my_latch模块是起锁码作用，这样就能使输出的数据能够稳定。最后的exch22to20模块是把输出的23位数据转换为20位数据输出。（由于宏模块的关系，输出的23的数据中只有20位是有用的） 4 计算部分,这部分的功能要把结果显示成十进制,并能进行分段表示