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FPGA实验报告2
实 验 报 告
课程名称 EDA技术与VHDL设计
实验项目 动态显示模块设计
实验仪器 计算机 、Quartus II
系 别 信息与通信工程学院
专 业 电子信息工程
班级/学号
学生姓名
实验日期 2014.5.20
成 绩
指导教师
实验二 动态显示模块设计
一、实验目的
了解数码管显示电路的原理；
掌握数码管动态显示电路的设计方法；
学习多模块结构程序设计方法。
二、实验内容
1．设计一个由8位七段数码管输出0~9任意数值的显示电路。
2．对显示电路进行功能模块划分。
3．运用QUARTUS II 软件完成VHDL语言程序设计、编译和仿真并进行编程下载。
三、实验环境
1．软件工具：QUARTUS II 软件；开发语言：VHDL；
2．硬件平台：DE2实验开发板。
四、源程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY fuqi IS
PORT(a:IN INTEGER RANGE 0 TO 99;
clk:IN STD_LOGIC;
o:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));
END fuqi;
ARCHITECTURE beh OF fuqi IS
SIGNAL I :INTEGER RANGE 0 TO 70;
SIGNAL J :INTEGER RANGE 0 TO 70;
SIGNAL s :STD_LOGIC_VECTOR(6 DOWNTO 0);
SIGNAL d1 :INTEGER RANGE 0 TO 9;
SIGNAL d2 :INTEGER RANGE 0 TO 9;
SIGNAL c :INTEGER RANGE 0 TO 9;
BEGIN
d1=a/10;
d2=a REM 10;
PROCESS(clk)
BEGIN
IF(clkEVENT AND clk=1)
THEN
IF(J=70) THEN J= 0;
ELSE J=J+1;
IF(J=0)
THEN c=d1;END IF;
IF(J=35)
THEN c=d2;END IF;
END IF;END IF;
END PROCESS;
PROCESS(c)
BEGIN
CASE c IS
WHEN 0 =s= 1111110; //--s6-s0对应a-g
WHEN 1 =s= 0000110;
WHEN 2 =s= 1101101;
WHEN 3 =s= 1111001;
WHEN 4 =s= 0110011;
WHEN 5 =s= 1011011;
WHEN 6 =s= 1011111;
WHEN 7 =s= 1110000;
WHEN 8 =s= 1111111;
WHEN 9 =s= 1111011;
WHEN OTHERS =s= 0000000;
END CASE;
END PROCESS;
PROCESS(CLK)
BEGIN
IF(clkEVENT AND clk=1)
THEN
IF(I=7) THEN I= 0;
ELSE I=I+1;
END IF;
CASE I IS
WHEN 0 =o=1000000 AND s;
WHEN 1 =o=0100000 AND s;
WHEN 2 =o=0010000 AND s;
WHEN 3 =o=0001000 AND s;
WHEN 4 =o=0000100 AND s;
WHEN 5 =o=0000010 AND s;
WHEN 6 =o=0000001 AND s;
WHEN OTH
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