帧同步信号提取电路功能模块的设计与建模要点分析.doc

学 号： 课 程 设 计 题 目 帧同步信号提取电路功能模块的设计与建模 学 院 信息工程学院 专 业 电子信息工程 班 级 姓 名 指导教师 阙大顺 2016年 1月8日 课程设计任务书 学生姓名： 专业班级： 指导教师： 阙大顺 工作单位： 信息工程学院 题 目: 帧同步信号提取电路功能模块的设计与建模 初始条件： （1）MAX PLUSII、Quartus II、ISE等软件； （2）课程设计辅导书：《通信原理课程设计指导》 （3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。 要求完成的主要任务: （包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） （1）课程设计时间： 周； （2）课程设计题目：帧同步信号提取电路功能模块的设计与建模； （3）本课程设计统一技术要求：按照要求题目进行逻辑分析，掌握实现插入式帧同步的方法，画出实现电路原理图，设计出各模块逻辑功能，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析 参考文献：段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004 江国强.EDA技术与应用. 北京：电子工业出版社，2010 John G. Proakis.Digital Communications. 北京：电子工业出版社，2011 指导教师签名： 年 月 日 系主任（或责任教师）签名： 年 月 日 摘要 帧同步技术是通信系统中的关键技术。数字通信时，一般以一定数目的码元组成一个个“字”或“句”，即组成一个个“帧”进行传输，因此帧同步信号的频率很容易由位同步信号经分频得出，但每个帧的开头和末尾时刻却无法由分频器的输出决定。为此，帧同步的任务就是要给出这个“开头”和“末尾”的时刻。文中探讨了完整帧同步电路的实现方法，以VHDL语言描述了巴克码识别器，给出了时序仿真波形，并且生成了内部各个模块电路图。本次设计采用的是ISE软件。常用的设计输入方法是硬件描述语言(HDL)和原理图设计输入方法。目前在大型工程设计中，在ISE软件中常用的设计方法是HDL设计输入法，其中影响最为广泛的HDL语言是VHDL和Verilog HDL。它们的共同优点是利于由顶向下设计，利于模块的划分与复用，可移植性好，通用性强，设计不因芯片的工艺和结构的变化而变化。同时ISE包含综合后仿真和功能仿真(Simulation)等。 关键词：帧同步、巴克码组、VHDL语言 目录 1.ISE简要介绍 1 1.1主要特点 1 1.2 ISE功能简介 1 2. 设计原理 2 2.1帧同步 2 2.2 实现帧同步的方法 2 2.3帧同步码的识别 3 3.帧同步信号提取的电路设计思想 4 4.实验程序及结果 7 4.1移位寄存器 7 4.1.1 移位寄存器的VHDL代码 7 4.1.2 实验结果 8 4.2 译码器 8 4.2.1的VHDL程序代码 8 4.2.2 实验结果 10 4.3 判决器 11 4.3.1 判决器的VHDL代码 11 4.3.2 实验结果 11 4.4 顶层模块设计 12 4.4.1 顶层模块设计的VHDL代码 12 4.4.2实验结果 14 4.5 原理图 16 5.设计小结 16 6.心得体会 17 7.参考文献 18 1.ISE简要介绍 Xilinx是全球领先的可编程逻辑完整解决方案的供应商，研发、制造并销售应用范围广泛的高级集成电路、软件设计工具以及定义系统级功能的IP（Intellectual Property）核，长期以来一直推动着FPGA技术的发展。Xilinx的开发工具也在不断地升级，由早期的Foundation系列逐步发展到目前的ISE 14.7系列，集成了FPGA开发需要的所有功能。 1.1主要特点 包含了Xilinx新型SmartCompile技术，可以将实现时间缩减2.5倍，能在最短的时间内提供最高的性能，提供了一个功能强大的设计收敛环境； （2）全面支持Virtex-5系列器件（业界首款65nm FPGA）； 集成式的时序收敛环境有助于快速、轻松地识别FPGA设计的瓶颈； 可以节省一个或多个速度等级的成本，并可在