EDA3.5分频设计.docVIP

程序输入方法设计一个3.5分频电路 班级 xxxxx 姓名 xxxx 学号 xxxxxxxxx 内容提要： 当系统中有两个或两个以上非同源时钟的时候，数据的建立和保持很难得到保证，我们将面临着复杂的时间问题，最好的办法就是将所有非同源时钟同步化。 在一个系统中我们经常要使用不同的频率去驱动不同的器件，为了保证时序的一致性，便于器件的输出数据的统一处理，我们通常采用一个全局时钟，然后通过分频电路得到预定的频率。其中半分频器就是最常见的分频器之一。这次课程设计就是利用Quartus II软件使用VHDL语言设计一个半分频器就是用于转换时钟源，得到用户需要频率。 关键词：Quartus II VHDL 3.5分频器 问题分析 当系统中有两个或以上非同源时钟的时候，数据的建立和保持很难得到保证，我们将面临着复杂的时间问题，最好的办法就是将所有非同源时钟同步化。在一个系统中我们经常要使用不同的频率去驱动不同的器件，为了保证时序的一致性我们通常采用一个全局时钟，通过分频电路得到预定的频率。半分频器就是用于转换时钟源，得到用户需要频率的器件。 在数字系统设计中，分频器是一种基本电路。分频器的实现非常简单，可采用标准计数器，也可以也可以采用可编程逻辑器件来实现一个整数分频器。分频器通常是对给定的频率进行分频，得到所需要的频率。