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4.3行为级建模 4.3.4 条件语句： 条件语句用于根据某个条件来确定是否执行其后 的语句，关键字if和else用于表示条件语句。 Verilog语言共有三种类型的条件语句: if语句; if-else语句； if-else if-...-else语句。 例： //第一类 if(!lock) buffer=data; if(enable) out=in; //第二类 if(number_outMAX_Q) begin data_queue=data; number_out=number_out+1; end esle $display(Queue Full. Try again); //第三类 if(alu_control==0) y=x+z; else if(alu_control==1) y=x-z; else if(alu_control==2) y=x*z; else $display(Invalid ALU contorl signal); 4.3.5 多路分支语句 case语句使用关键字case,endcase和default来表示。 多条语句需要使用关键字begin和和end组合为一个块 语句。一条case语句最多只能有一条default语句。 case语句的行为类似于多路选择器。 例：带x和z的cas