第九章 硬件描述语言Verilog_HDL.pptVIP

第九章 硬件描述语言简介 9.1 硬件描述语言概述 9.2 Verilog HDL简介 9.2.1 基本程序结构 9.2.2 词法构成 补充：常用语句 9.2.3 模块的描述方式 9.3 用Verilog HDL描述逻辑电路的实例 组合逻辑电路的Verilog HDL描述 时序逻辑电路的Verilog HDL描述 9.1 硬件描述语言概述 可编程逻辑器件、电子设计自动化（EDA）与硬件描述语言 9.1 硬件描述语言概述 硬件描述语言HDL（Hardware Description Language ）是一种高级程序语言，用来描述数字电路和数字逻辑系统。数字逻辑电路设计者可利用这种语言来编写设计文件描述自己的设计思想，在EDA工具中建立电路模型。通过对电路结构或功能行为的描述，可以在不同的抽象层次对电路进行逐层描述，然后利用EDA工具进行仿真验证，再自动综合到门级电路，最后用ASIC或FPGA实现其功能。 9.1 硬件描述语言概述 章节目录 9.1 硬件描述语言概述 9.2 Verilog HDL简介 9.2.1 基本程序结构 9.2.2 词法构成 补充：常用语句 9.2.3 模块的描述方式 9.3 用Verilog HDL描述逻辑电路的实例 组合逻辑电路的Verilog HDL描述 时序逻辑电路的Verilog HDL描述 章节目录 9.1 硬件描述语言概述 9.2 Verilog HDL简介 9.2.1 基本程序结构 9.2.2 词法构成 补充：常用语句 9.2.3 模块的描述方式 9.3 用Verilog HDL描述逻辑电路的实例 组合逻辑电路的Verilog HDL描述 时序逻辑电路的Verilog HDL描述 章节目录 9.1 硬件描述语言概述 9.2 Verilog HDL简介 9.2.1 基本程序结构 9.2.2 词法构成 补充：常用语句 9.2.3 模块的描述方式 9.3 用Verilog HDL描述逻辑电路的实例 组合逻辑电路的Verilog HDL描述 时序逻辑电路的Verilog HDL描述 章节目录 9.1 硬件描述语言概述 9.2 Verilog HDL简介 9.2.1 基本程序结构 9.2.2 词法构成 补充：常用语句 9.2.3 模块的描述方式 9.3 用Verilog HDL描述逻辑电路的实例 组合逻辑电路的Verilog HDL描述 时序逻辑电路的Verilog HDL描述 章节目录 9.1 硬件描述语言概述 9.2 Verilog HDL简介 9.2.1 基本程序结构 9.2.2 词法构成 补充：常用语句 9.2.3 模块的描述方式 9.3 用Verilog HDL描述逻辑电路的实例 组合逻辑电路的Verilog HDL描述 时序逻辑电路的Verilog HDL描述 用模块例化方式将cnt4e和dec7s两种模块组成计数译码系统电路 cnt_dec7s的源程序： module cnt_Dec_v(clk,clr,ena,cout,q); input clk ,clr,ena; output [15:0] q; output cout; reg [15:0] q; wire [3:0] q1,q2; wire x; cnt4e u1(clk,clr,ena,x,q1); cnt4e u2(clk,clr,x,cout,q2); dec7s u3(q1,q[7:0]); dec7s u4(q2,q[15:8]); endmodule 二、数据流建模 例：数据流描述的一位全加器 module FA_Df (A, B, Cin, Sum, Cout) ; input A, B, Cin; output Sum, Cout ; assign Sum = A^B ^Cin; assign Cout = (A Cin) | (B Cin) | (A B) ; endmodule 1）assign语句之间是并发的，与其书写的顺序无关； 2）线网的赋值可以在声明时赋值，例如 wire Sum = A^B ^Cin; 数据流建模的时延 assign