LAYOUT过程中应注意的问题.docVIP

LAYOUT过程中应注意的问题： Placement时应先将有固定位置的零件放置，其次是大零件的摆放（NB，SB，PCI，CHIPIC，IDE，FDD，CD-ROM等），最后是一些小的零件。 在摆放元件时，首先要计算走线的空间，大致规划好内层的分割以及走线的层次，哪些线走哪层都首先要规划好。 CLK GEN的电路尽量不要摆在靠近板边，零件的摆放要紧缩而少面积，且要摆置在各时钟信号适中的位置。 类比电路与逻辑电路的零件的摆放要完全分离。且他们的GROUND也要独立分开。 POWER部分零件的PLACEMENT要集中在一起，且顺序明确，他们的TRACE要尽量的短宽而直接。 LAYOUT时，在PLACEMENT完成后，应先拉CLK线和电源线以及地线，然后再从连接线密集的地方开始layout。它奉行的原则是：从鼠线密集的地方下手，短线先连接。 CLK TRACE 要减少转弯的次数，少用VIA（即少换层），不能超过两个，且越短越好。 PCB LAYOUT完成后，多余的空间要尽量铺成地，并打VIA与内层地多点连接，这样可以减少电路形成的环面积。 将CLK信布线于相邻于GROUND PLANE且不相邻于POWER PLANE，可得最佳EMI效果。且各种高速信号（如CPU，DIMM，AGP等的信号）最好都能运用此方法，做不到时，也尽量不要跨POWER层。 层与层间的走线最好垂直布线，因为正交可以减少辐射耦合。 避免走线的不连续性。传输线突变的点是阻抗不连续点，如直角、过孔等，他将产生信号的反射，应尽量避免。 外层信号避免通过内层，内层的信号也避免跑到外层。因为内层的信号线属于带状线，而外层信号线属于微波线，两种不同类型的信号线的阻抗是不同的，如果信号从内层到外层，或从外层到内层，就会产生反射。 串扰是信号间不希望有的耦合，它有容性和感性串扰。容性串扰就是信号线间的容性耦合，当信号线在一定长度上靠得比较近就会产生，因此走线时尽量将信号线分开的远一些，以减小这种容性串扰。也可在两信号线间放置一根地线。感性串扰是电路板上的信号电流环路产生的。它的大小取决于两个环路的靠近程度和环路面积的大小，及所影响的负载阻抗。环路靠得越近、环路面积越大，串扰越大。在负载端感性串扰信号的大小与容性串扰一样，随着负载阻抗的增大而增大。 确保信号在任意的两点上只有唯一一条回路路径，可以避免人为环路。尽可能的用电源地层，可以保证信号的自然回路与信号的环路面积。在用电源地层时，应注意信号回路不被阻塞。 两相邻层的布线要互相垂直，平行容易产生寄生耦合。 在CHECK PCB电路板时，要注意电源电路的源头在哪，补铜面积是否足够，连接到内层的VIA是否足够。内层分割时，通道大小是否足够。 USB1.0的走线要求是20：8：12：8：20，且尽量参考GROUND层，不要跨POWER层。USB2.0的走线要求是20：7.5：7.5：7.5：20，且须严格按照此要求，且必须参考到地。 RGB的信号最好能参考到地，且须用包地线围绕，每隔一段打一VIA。最坏的情况是参考到电源，但不能跨层。 差分信号在走线时尽量保持等长和等距，在不能同时满足的情况下，应首先满足等长。 CHIPSET内部要有足够的通道给电源和地。能留出通道的地方应尽量留出，以确保通道的畅通。 在IC的电源PIN旁边最好是一个电源PIN放置一个Bypass电容，且电源应先接进电容，后接IC的电源PIN。 DDR的Data信号线，当有三条DDR时，应走T型线，即是先拉至第二条DDR，然后再分别拉至第一条和第三条。如果只有两条DDR，则走菊花链。 I/O接口的地应独立分开，每个接口划分一个区域，并尽量能接到机壳地，充分利用螺丝孔（机壳地）。 电源转换的地方两边都应补铜，如是内层的电源应加足够的VIA连接到内层，如若不是，也要让铜箔面积足够，上下两层的铜箔也要加足够的VIA让其连接。并且在元件摆放时，应先放置大电容，再放置小电容。 当电源主干线宽度超过30mils时，其主干上换层时，VIA要用PAD30的贯穿孔，以确保电流的畅通。 可能的话，CLK信号可以考虑用包地线围绕。 所有的信号trace都应遵循一个原则：尽量少打贯穿孔，减少拐弯的次数，尽可能不要有瓶颈。