模八计数器.doc

实验名称：模八计数器姓名班级学号：报告日期：2010.10.11.实验目的熟悉modelsim的仿真环境，自己完成一个模八计数器，写出它的激励，并且用modelsim对其仿真。2.实验任务自己完成一个模八计数器，写出它的激励，并且用modelsim对其仿真。3.实验内容及步骤 3.1 实验内容 自己完成一个模八计数器，写出它的激励，并且用modelsim对其仿真。 3.2 本次所实现的功能描述模八计数器，从000一直计数到111，然后复位到000，再重新从000计数，从而实现模八计数器。 3.3 本次实验的设计方案module counter8(out,clk,rst); input clk,rst; output reg[2:0] out; always @(posedge clk or negedge rst) if(~rst) out=3b000; else out=out+1;endmodulemodule test_8; reg clock,reset; wire [2:0] dout; count8 mycnt(.clk(clock),.rst(reset),.out(dout)); initial begin reset=1b0; #100 reset =1b1; end initial begin clock=0; end always#5 clock=~clock; endmodule 3.4 本次实验设计的结果4.实验总结这次实验主要是熟悉了modelsim的仿真环境，学习verilog的入门知识.对于电脑自己向来都是很害怕，开始就更难了。做这个实验，自己开始找了一本书上的例题，仿着写的。测试程序，也是套写的。我想在以后的学习中多多练习，多多提高。