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Ch3 Verilog HDL的基础知识 什么是复杂的数字逻辑系统？ 嵌入式微处理机系统 数字信号处理系统 通信协议电路 编码/解码、加密/解密电路 复杂的多功能智能接口 门逻辑总数超过几万门达到几百甚至达几千 万门的数字系统 为什么要设计复杂的数字逻辑系统？ 对嵌入式系统的性能要求越来越高 - 通用的微处理机不能满足要求 - 军用系统的实时、高可靠、低功耗要求 - 系统的功能专一，但对其各种性能要求极高 - 降低系统的设计和制造成本 怎样设计如此复杂的系统？ 传统的设计方法： - 查用器件手册； - 选用合适的微处理器和电路芯片； - 设计面包板和线路板； - 调试； - 定型； - 设计复杂的系统（几十万门以上）极其困难。 怎样设计如此复杂的系统？ 现代的设计方法： - 选用合适的 EDA仿真工具； - 选用合适电路图输入和HDL编辑工具； - 逐个编写可综合HDL模块； - 逐个编写HDL测试模块； - 逐个做Verilog HDL 电路逻辑访真； - 编写Verilog HDL总测试模块； - 做系统电路逻辑总仿真； 怎样设计如此复杂的系统？ 现代的设计方法（续前）： - 选用合适的基本逻辑元件库和宏库 - 租用或购买必要的IP核； - 选用合适的综合器； - 进行综合得到门级电路结构； - 布局布线，得到时延文件； - 后仿真； - 定型， FPGA编码或ASIC投片 为什么要用硬件描述语言来设计？ 电路的逻辑功能容易理解； 便于计算机对逻辑进行分析处理； 把逻辑设计与具体电路的实现分成两个独立 的阶段来操作； 逻辑设计与实现的工艺无关； 逻辑设计的资源积累可以重复利用； 可以由多人共同更好更快地设计非常复杂 的逻辑电路（几十万门以上的逻辑系统）。 有哪几种硬件描述语言？各有什么特点？ Verilog HDL - 较多的第三方工具的支持 - 语法结构比VHDL简单 - 学习起来比VHDL容易 - 仿真工具比较好使 - 测试激励模块容易编写 有哪几种硬件描述语言？各有什么特点？ VHDL - 比VerilogHDL早几年成为I EEE标准； - 语法/结构比较严格，因而编写出的 模块风格比较清晰； - 比较适合由较多的设计人员合作完成 的特大型项目（一百万门以上）。 Verilog HDL 的发展历史 Verilog HDL 的应用方面 ASIC 和FPGA设计师可用它来编写可综合的代码。 描述系统的结构，做高层次的仿真。 验证工程师编写各种层次的测试模块对具体电路设计工程师所设计的模块进行全面细致的验证。 库模型的设计：可以用于描述ASIC 和FPGA的基本单元（Cell）部件，也可以描述复杂的参数化模块（LPM）。 Verilog 的应用 用Verilog HDL描述电路设计的方式： -行为描述的语言——电路的功能描述 -结构描述的语言——元器件和它们之间的连接来建立所设计电路的Verilog HDL模型 参考实例2选1选择器 行为描述 module muxtwo (out, a, b, sl); input a,b,sl; output out; Reg out; always @(sl or a or b) if (!sl) out = a; else out = b; endmodule 结构描述 module muxtwo (out, a, b, sl); input a,b,sl; output out; not u1（ns1，sl）； and #1 u2（sela，a，nsl）； and #1 u3 （selb，b，sl）； or #2 u4（out ，sela，selb）； endmodule 有关Verilog HDL的几个重要基本概念 综合： 通过工具把用Verilog HDL描述的模块自动转换为用门级电路网表表示的模块的过程。 寄存器传输级Verilog HDL模块：也可称为RTL （Verilog） HDL模块。它是符合特定标准和风格的描述状态转移和变化的 Verilog HDL模块。能用综合器把它转换为门级逻辑。 有关Verilog HDL的几个重要基本概念 Verilog HDL测试模块： 用Verilog HDL描述的模块，可以用来产生测试信号序列