Verilog交通灯.doc

实验报告 班级：微电2班 组员：刘家豪 门珺 学号  目录 一、概述.................................................4 二、任务功能.............................................5 三．系统设计.............................................5 1.工作原理..........................................5 2.系统设计方案......................................6 四、程序设计.............................................7 1.verilog源程序......................................7 2.设备选择...........................................11 3引脚绑定...........................................12 五、结束语...............................................13 一：概述 HDL（Hardware Description Language，硬件描述语言）是一种描述硬件所做工作的语HDL在这种形势下显示出了巨大的优HDL在硬件设计领域的地位将与C和C++在软件设计领域地位一样，在大　　Verilog HDL是工业和学术界的硬件设计者所使用的两种主要的HDL之一，另一种是VHDL。IEEE标准。两者各有特点，但Verilog HDL拥有更悠久的历,资源也远比VHDL丰富,且非常容易学习掌握。  状态图如下： 2.系统设计方案： 根据设计要求和系统所具有功能，并参考相关的文献资料经行方案设计画出如下所示的十字路口交通灯控制器系统框图，及为设计的总体方案，框图如下图所示： 四、程序设计 1.verilog源程序： module diplay (seg,wh,disdata,diswh); output [7:0] seg; output [3:0] wh; input [3:0] disdata; input [1:0] diswh; segdecoder u1 (.outdata(seg), .indata(disdata)); decoder2_4 u2 (.sel(wh), .dat(diswh)); Endmodule module dvi1hz(clkout,clk,rst); //in:50MHz,out:1Hz input clk,rst; output clkout; reg [24:0] cnt; reg clkout; always@(posedge clk or negedge rst) begin if(rst==1b0) begin cnt=25d0; clkout=1b0;end else if(cnt==25 begin cnt=25d0; clkout=~clkout;end else cnt=cnt+1b1; end endmodule module cnt4(dclk,outdata,rst); input dclk,rst; output [1:0] outdata; reg [1:0] outdata; always@(posedge dclk or negedge rst) begin if(rst==1b0) outdata=2b00; //else if(outdata==1b11) // outdata=4b0000; else outdata=outdata+1b1; end endmodule module dvi200hz(clkout,clk,rst); //in:50MHz,out:100Hz input clk,rst; output clkout; reg [18:0] cnt; reg clkout; always@(posedge clk or negedge rst) begin if(rst==1b0) begin cnt=19d0; clkout=1b0;end else if(cnt==19d124999) beg