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由例可知由^可以对输入求奇校验,取反即为偶校验。.doc
由例可知由^可以对输入求奇校验，取反即为偶校验。
移位寄存器
注： 在always块中只能对reg型变量赋值。
`define clk_c 10 定义宏 #`clk_c clkout=~clkout 引用宏
$stop $finish $monitor $display $time {$random}%256产生［0 255］以为的随机数；
Repeat(tims)
Begin
End
接下来的内容重复执行begin end中的内容times次。
$monitor是不断监测变量变化，若有变化则显示一次，而$display则是根程序执行，有可能只显示一次，有可能循环显示。
Verilog中的变量必须初始化，否则为不定状态（VHDL中变量最初状态为0）；
Verilog的循环while,repeat,for 不确定次数的循环能否被综合？
Verilog中的 task与VHDL中的procedure的功能相当，二者都有function，注意function中不能存在时间变量，都是组合逻辑。
Event event_firstpass 定义一个事件以便在后面触发该事件，触发事件的语法为 ：#time-事件名
Verilog语言参考手册----verilog数字系统设计教程394-475。
Task shift_in;
Output[7:0] shift;
Begin
@(posedge scl) shift[7]=sda;
@(posedge scl) shift[6]=sda;
@(posedge scl) shift[5]=sda;
@(posedge scl) shift[4]=sda;
@(posedge scl) shift[3]=sda;
@(posedge scl) shift[2]=sda;
@(posedge scl) shift[1]=sda; @(posedge scl) shift[0]=sda;
@(negedge scl)
Begin
#`timeslice;
Out_flag=1;
Sda_buf=0;
End
@(negedge scl)
#`timeslice out_flag=0;
End
Endtask
Verilog中由fork join构成的并行执行语句：
`timescale 10ns/1ns
`define cycle 10
module wave;
reg wave;
initial
begin
fork
wave=0;
#`cycle wave=1;
#(`cycle*2) wave=0;
#(`cycle*3) wave=1;
#(`cycle*4) wave=0;
#(`cycle*5) wave=1;
#(`cycle*6) wave=0;
join
end
initial $monitor($time,wave=%d,wave);
endmodule
同类型的顺序执行语句：
`timescale 10ns/1ns
`define cycle 10
module wave;
reg wave;
initial
begin
wave=0;
#`cycle wave=1;
#(`cycle) wave=0;
#(`cycle) wave=1;
#(`cycle) wave=0;
#(`cycle) wave=1;
#(`cycle) wave=0;
end
initial $monitor($time,wave=%d,wave);
endmodule
学习以下程序的编写风格：
module voter7(pass,vote);
output pass;
input[6:0] vote;
reg[2:0] sum;
integer i;
reg pass;
always @(vote)
begin
sum=0;
for(i=0;i=6;i=i+1) //for 语句
if(vote[i]) sum=sum+1;
if(sum[2]) pass=1; //若超过4 人赞成，则pass=1
else pass=0;
end
endmodule
注意以下用for语句实现的乘法：
module mul_8(outcome,a,b);
output[15:0] outcome;
input[7:0] a,b;
reg[15:0] outco
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