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《时序逻辑电路》单元基础练习题 填空题 1、触发器具有种 稳定状态。在输入信号消失后，能保持输出状态不变，也就是说它具有 功能。在适当触发信号作用下，从一个稳态变为另一个稳态，因此，触发器可作为 信息的存贮单元。 2、主从型触发器可以避免 现象的产生。 3、触发器按照逻辑功能来分，类型主要有 、 、 和 ，以及只具有 功能的计数型触发器。 4、与非门构成的基本RS触发器的约束条件是R+S不能为 。 5、触发器电路中，SD端、RD端可以根据需要预先将触发器 或 ，而不受的 同步控制。 6、JK触发器具有 、 、 和 逻辑功能。 7、为提高触发器工作的可靠性，增强抗干扰能力，常用 触发器。其输出状态仅取决于CP 或 时触发器的状态。 8、在数字电路中，按照逻辑功能和电路特点，各种数字集成电路可分为 逻辑电路和 逻辑电路两大类。 9、时序电路一般由具有 作用的 电路和具有 作用的 电路两部分组成。 10、常用于接收、暂存、传递数码的时序电路是 。存放n位二进制数码需要 个触发器。 11、能实现 操作的电路称为计数器。计数器按CP控制方式不同可分为 计数器和 计数器。 进制计数器是各种计数器的基础。 12、一个完整的数字译码显示电路通常由 ， ， 和 四部分组成。 13、数码寄存器采用的 方式存储数码，移位寄存器具备 的特点。 14、计数电路还常用作 器。 15、在频率测试电路中，若在0.0002s内，显示器显示为1000，则待测频率为 KHZ。 选择题 1、基本RS触发器电路中，触发脉冲消失后，其输出状态（ ） A：恢复原状态 B：保持现状态 C：出现新状态 D：不能确定 2、触发器与组合逻辑电路比较（ ） A：两者都有记忆能力 B：只有组合逻辑电路有记忆能力 C：只有触发器有记忆能力 D：两者都没有记忆能力 3、在图中，由JK触发器构成了（ ） A：D触发器 B：基本RS触发器 C：T触发器 D：同步RS触发器 4、D型触发器逻辑功能为（ ） A：置0、置1 B：置0、置1、保持 C、保持、计数 D：置0、置1、保持、计数 A B Qn+1 0 0 Qn 0 1 1 1 0 Qn 1 0 0 5、下列真值表为JK触发器的真值表的是（A、B为输入）（ ） A B Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 Qn A B Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 不定 A B Qn+1 0 0 不定 0 1 Qn 1 0 1 1 1 Qn 6、某四位右移寄存器初始并行输出状态为1111，若串行输入数据为1001，则第三个CP脉冲作用下，并行输出的状态为（ ） A：1111 B：0111 C：0011 D：1001 7、下列电路中不属于时序电路是（ ） A：同步计数器 B：数码寄存器 C：译码器 D：异步计数器 8、为了提高电路抗干扰能力，触发脉冲宽度是（ ） A：越宽越好 B：越窄越好 C：无关的 9、不能完成计数功能的逻辑图为（ ） A B C D 10、如图对该触发器波形图说法正确的是（ ） A：第1时钟脉冲Q状态错 CP 1 2 3 4 B：第2时钟脉冲Q状态错 C：第3时钟脉冲Q状态错 CP D：第4时钟脉冲Q状态对 Q 11、下列说法错误的是 A：JK触发器的特性方程是Qn+1 J Qn+K Qn B：n进制计数器，所计最大十进数为n-1。 C：由触发器工作性质可知触发器是一个双稳态电路。 D：与非门构成的基本RS触发器，当S 1，R 0时，其输出端状态是1。 12、四位移位寄存器可以寄存四位数码，若将这些数码全部从串行输出端输出，需经过个（ ）时钟周期。 A：3个 B：4个 C：6个 D：8个 13、一个512位移位寄存器用作延迟线。如果时钟频率是4MHZ，则数据通过该延迟线的时间为（ ） A：128us B：127.75us C：256us D：125us 14、七个具有计数功能的T型触发器连接，输入脉冲频率为512KHZ，则此计数器最高位触发器输出脉冲频率为（ ） A：8 KHZ B：2 KHZ C：128 KHZ D：4 KHZ 15、若需要每输入1024个脉冲，分频器能输出一个脉冲，则这个分频器最少需要的触发器个数为（ ） A：9个 B：10个 C：8个 D：11个 三、电路综合分析题 如图某JK触发器初态为0，试根据图所示CP和J、K的信号波形，画出输出端Q的波形。 Q Q CP J K Q J CP K 2、图为CC4027型集成触发器的外引线排