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基于NoC的众核处理器可靠性仿真分析研究 　　摘 要：随着半导体制造工艺的发展，众核芯片上的晶体管密度不断增加，随之而来的寿命可靠性问题日益严重。为了准确评估芯片的可靠性，本文提出了一种基于蒙特卡洛方法的系统级可靠性仿真框架，并在此基础上研究了NoC通信架构对可靠性的影响。实验结果表明，如果不考虑众核芯片的NoC通信结构，系统级可靠性评估的相对偏差最高可达到60%左右。 　　关键词：众核处理器；可靠性；蒙特卡洛仿真；片上网络 　　中图分类号：TP302.7 文献标识码：A 文章编号：2095-2163（2015）02- 　　An Research on Reliability Simulation of NoC Based Many-core Processors 　　YANG Wending， QIN Zhidong 　　（College of Computer Science and Technology， Donghua University， Shanghai 201620 ，China） 　　Abstract： With the development of semiconductor manufacturing，the transistor density on many-core chips increases relentlessly and causes significant lifetime reliability problem.To estimate the chip reliability accurately，this paper proposes a system reliability simulation framework based on Monte Carlo simulation. In addtion，the network structure is taken into consideration for the system reliability.Experimental results show that the relative deviation of the system-level reliability is up to 60% if the NoC communication structure is discarded . 　　Keywords： Many-core Processor； Reliability； Monte Carlo Simulation； Network on Chip 　　0 引 言 　　众核芯片通过集成多个相对简单的处理器内核，以并行处理的方式达到提升整个处理器计算能力的目的。但当工艺制程达到100nm级以下时，登纳德定律（Dennard Scaling）已失效[1]，即特征尺寸的缩小会使得芯片的功耗密度大幅上升，导致芯片过热，这会加速与芯片温度相关的诸如NBTI、TDDB和EM等物理失效[2]。对于众核芯片，如何进行精确的可靠性分析与评估，并采取切实可行的可靠性设计方法是近年来学术界和产业界研究的热点问题。 　　目前，在众核可靠性分析与评估方向，已有较多研究成果。文献[3]考虑了芯片的工艺偏差和多种失效机制，综合了威布尔分布、正态分布和高斯分布，提出了一个分层的可靠性分析模型，对比使用蒙特卡洛法来评估可靠性，该模型的计算时间大大缩短，而平均误差只有5%。文献[4]充分挖掘了众核芯片的特点和内核的基本状态，分别建立了基于优雅降级系统和备用冗余系统的可靠性模型，并分析了不同的失效率或冗余内核数量对这两种系统的可靠性的影响，该文献可以帮助芯片设计人员进行可靠性设计空间搜索。文献[5]主要是从内核失效引起的任务迁移的角度，通过迭代不同的任务调度方案来计算系统的可靠性，然后在此基础上实现了基于可靠性感知的优化算法，该方法可以通过较小的代价实现可靠性的较大提升。上述这些文献在进行可靠性评估时，都是把众核芯片简单地等效成处理器内核的集合，实际上，众核芯片广泛采用NoC（Network on chip）通信架构，研究芯片的系统级可靠性，不仅需要考虑内核本身的失效，还要考虑NoC拓扑结构中链路、路由等通信组件造成的影响。 　　本文在现有文献的研究成果基础上，首先通过众核模拟器GEM5[6]模拟2D-Mesh结构的同构众核平台的运行状况，获取相关数据，然后结合芯片的失效机制，使用蒙特卡洛方法对众核系统级可靠性进行仿真分析，以此来研究NoC通信架构对众核芯片系统级可靠性的影响大小。 　　1 系统平台模型和失效分析 　　众核芯片是由大量处理器内核通过互连网络连结而成，内部包含了极为密集而复杂的集成电路，受到芯片上热点（h