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SoC仿真验证中多核技术的研究与应用 　　摘 要： 随着SoC设计规模的日益增大，结构逐渐复杂，仿真验证已经成为Soc设计过程中重要的环节，其所需时间往往成为整个设计周期的瓶颈，因而研究和应用能够加快验证仿真速度的技术变得愈发重要。Synopsys公司的仿真工具VCS所提供的多核技术就是利用目前计算机所拥有的多个处理器核并行工作，以达到对仿真速度的提升。通过在实际项目中分析和使用多核技术中的设计级并行仿真方法，证明了该多核技术的可行性和有效性。 　　关键词： SoC验证; VCS; 多核技术; 设计级并行 　　中图分类号： TN710?34 文献标识码： A 文章编号： 1004?373X（2015）06?0126?03 　　Research and application of multi?core technology in SoC verification 　　LIU Rui， SHAO Zhi?yong， KANG Chun?lei， LI Bin 　　（Verisilicon Inc， Shanghai 201203， China） 　　Abstract： With the increasing enlargement of SoC design scale and the gradual complexity of its structure， the verification simulation has become an important part of the SoC design process， and its required time often becomes a bottleneck of the entire design cycle， so the research and application of the technology that can speed up the simulation verification is imperative. The multi?core technology offered by Synopsys Company’s simulation tool VCS makes the multiple processors working in parallel to achieve the lifting of the simulation speed. The feasibility and effectiveness of the multi?core technology was proved by analysis in actual project and the design level parallelism （DLP） method which is one of the multi?core technologies. 　　Keywords： SoC verification; VCS; multi?core technology; design level parallelism 　　0 引 言 　　近年来，IC设计随着SoC规模的不断扩大，验证在整个设计流程中所占的比重也越来越大，其所需时间已经占到整个设计周期的70%以上[1?3]。而对于规模达数百万门级，时钟频率高达千兆赫兹的集成电路的仿真往往需要很长的时间，因此这一过程也成为设计流程中的瓶颈，制约着整个项目的实际工期[4?6]。如何提高仿真速度以便在有限的时间内覆盖更多的功能测试点，已经成为一项值得研究的课题。 　　Synopsys公司的仿真工具VCS提供的多核技术是将仿真过程中的不同部分分配到服务器的多个处理器单元上并行工作，从而达到加速仿真的目的[7]。目前，该多核技术提供了两种模式：应用级并行方法ALP（Application Level Parallelism）和设计级并行方法DLP（Design Level Parallelism）[8]。 　　本文主要研究了DLP技术的使用方法，并且对其在实际项目中带来的仿真速度提升进行了分析。 　　1 DLP多核技术的介绍 　　设计级并行方法DLP是将当前所仿真的对象分割成多个部分，包括一个主模块（Master）和多个从模块（Slave）。其中，每个从模块（Slave）之间需要保持相互的独立性，不能存在过多的信号交互，尤其不能出现时钟信号的交互[9]。 　　通过将这些分割开的部分一一对应到服务器上的各个处理器核上面并行工作，仿真时间可以得到不同程度的缩短。 　　1.1 DLP技术的使用条件 　　DLP技术并不是适用于所有的设计类型，在使用DLP技术之前，必须首先判断所验证