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4.3. 实体中定义的信号描述对应信号端口模式有哪几种类型？比较端口模式INOUT和BUFFER有何异同点。 in含义：输入 OUT含义：输出但在构造体内部不使用 INOUT含义：说明该端口是双向的，可以输出也可以输入 BUFFER含义：说明该端口可以输出信号且在构造体内部可以使用该输出信号 4.8. 判断下列VHDL标识是否合法，如果有误则指出原因： 16#0FA# 10#12F# 8#789# 8#356# 2#0101010# 74HC245 \74HC574\ CLR/RESET \IN 4/SCLK\ D100% 4.9. VHDL中的数据对象有哪几种？详细说明它们的功能特点及使用方法，举例说明数据对象与数据与数据类型的关系。 1.常量、变量、信号signal， file。常量用于描述向设计实体输入的固定值，如总线的宽度、用于时序仿真的延迟时间；变量通常用于行为描述中，是一种为了便于行为描述而声明的对象，不一定有具体的硬件对应，因此往往在综合之后就不见了；信号则具体指硬件中的信号线，即元件之间的连线，或者设计实体的端口连线信号在综合之后一定会有硬件连线与之对应。 信号赋值采用“=”而变量赋值采用“：=” 变量赋值立即生效而信号赋值语句和实际赋值过程是分开的，变量赋值不可产生附加延时而信号可以。 Signal A,EN:std_logic; Process (A,EN) Variable B:std_logic; Begin If EN =1 then B=A； end if end process; 程序2： Architecture one of sample is Variable a,b,c :integer; Begin C=a+b; end; 程序三 library ieee; use ieee.std_logic_1164.all; entity mux21 is port (a,b: in std_logic; sel:in std std_logic; c:out std_logic;); end sam2; architecture one of mux21 is begin if sel=:’0’ then c:=a; else c:=b; end if; end two; 5.3 下述VHDL代码的综合结果会有几个触发器或锁存器? 程序一： architecture rt1 of ex is singnal a,b:std_logic_vector(3 downto 0); begin process(clk) begin if clk=’1’ and clk’event then if q(3) /=’1’ then q=a+b; end if; end if; end process; end rt1; 程序二： Architecture rt1 of ex is singnal a,b:std_logic_vector(3 downto 0); begin process(clk) variable int :std_logic_vector(3 downto 0); begin if clk=’1’ and clk’event’ then if int(3) /=’1’ then int :=a+b; q=int; end if; end if; end process; end rt1; 程序三： Architecture rt3 of ex is signal a,b,c,c,d,e: std_logic_vector(3 downto 0); begin process(a,d,e,en) begin if en=’1’ then a=c; b=d; else a=e; end if; end process; end rt1; 5.4 分别使用IF语句和CASE语句设计一个3—8译码器。 5.5 指出下述CASE语句使用中的错误，说明原因。 5.6使用FOR循环语句设计一个8位的奇校验发生器。 5.11进程内部的语句是顺序执行还是并行执行？同一结构中的多个进程是顺序执行还是并行执行？ 5.12 改正一下程序中的错误，简要说明原因，并指出可综合成什么电路。 程序一： Library ieee; use ieee.std_logic_1164.all; entity d_flip_flop is port(d,clk:in std_logic; q:out std_l