数字钟的设计详解.doc

Hefei University 项目设计报告 数字钟的设计 项目要求 1、数字钟显示秒、分、时。 2、数字钟可清零、可进行校时，校分。 3、数字钟能进行整点报时及闹铃。 设计方案 ①模块介绍：本数字钟的设计是由计数模块、调键模块、分频模块、整点报时及音乐模块MISIC组成。其中计数模块分别是由miao60、fen60、shi24模块组成,构成一个计数显示电路。调键模块是由计数模块和二选一模块组成，分别控制shi24、fen60模块。分频模块将10MHz的脉冲产生1Hz、4Hz和1MHz的脉冲，1Hz用于计数模块，为计数时钟的脉冲。4Hz和1MHz用音乐模块，为数控分频器的时钟输入和4Hz音乐节拍。整点报时模块是当时钟计数到整点时，蜂鸣器发出声响。音乐模块对预置的时间可播放长达一分钟梁祝音乐。 ②设计思路： (1)自顶向下设计分割图2.1所示： 图2.1 数字钟自顶向下设计分割图 (2)数字钟顶层模块图如图2.2所示： 图2.2 数字钟顶层图 项目内容 3.1时钟计数与校时校分模块 本项目所设计的数字钟能进行正常的时、分、秒计时功能和校时校分功能。计时标准为 23:59:59，即一分钟60秒，一小时60分钟，一天24小时。当秒位达到59，由进位端向分位发出一个脉冲；当分位达到59，由进位端向时位发出一个脉冲。 rst 为清零开关，当其为“1”，时钟清零为 12:00:00。本项目将时钟计数与校时校分这两个功能集成在一个模块中，并通过两个2选1数据选择器实现此功能。当选择开关s为高电平时，将选中4Hz输入信号作为分计数器的计数脉冲或时计数器的脉冲，使它们频率加快，从而实现校时校分的功能；当选择开关s为低电平时，则数据选择器将秒计数的进位脉冲送到分计数器，也能将分计数器的进位脉冲送到时计数器，使数字钟正常工作。 3.1.1时钟秒计数子模块 给秒计数器一个1Hz的时钟脉冲，正常计数时，当秒计数器（60进制)计数到59时，再来一个脉冲，则秒计数器清零，重新开始新一轮的计数,而进位则作为分计数器的计数脉冲，使分计数器计数加1。 秒进位子模块封装图如下所示： 具体程序如下图所示： 仿真图如下: ①：当rst信号为高电平时，秒计数器被清零； ②：当秒计数到59时，产生一个进位，即carry=‘1’，之后重新开始计数。 3.1.2时钟分计数子模块 正常计数时，当分计数器计数到59时，再来一个时钟脉冲，则分计数器清零，而进位则作为时计数器的计数脉冲，使时计数器加一。现在把秒计数器的进位脉冲和一个频率为4Hz的脉冲信号同时接到一个2选1数据选择器的两个数据输入端，而位选信号则接一个脉冲按键开关，当按键开关不按下去时（即为0），则数据选择器将秒计数器的进位脉冲送到分计数器，此时，数字钟正常工作；当按键开关按下去时（即为1），则数据选择器将另外一个4Hz的信号作为分计数器的计数脉冲，使其计数频率加快，当达到正确的时间，按动按键开关，从而达到校分的目的。 ① 2选1数据选择器 其封装图如下所示： 具体程序如下所示： 仿真图如下: 当s=‘1’时，y输出为b，即给分计数器的脉冲频率为4Hz，此时可对分进行校时功能；当s=‘0’时，y输出为a，即给分计数器的脉冲为秒计数器的进位脉冲，此时实现的功能是让数字钟正常工作。 ②分计数器 其封装图如下图所示: 具体程序如下所示： 仿真图如下所示: ①：当rst信号为高电平时，分计数器被清零； ②：当分计数器计数到59时，产生一个进位，即carry=‘1’，之后重新开始计数。 3.1.3时钟时计数子模块 时计数子模块是由一个24进制计数器组成，正常计数时，当时计数器计数到23时，再来一个脉冲，则时计数器清零，重新开始新一轮的计数。现在把分计数器的进位脉冲和一个频率为4Hz的脉冲信号同时接到一个2选1数据选择器的两个数据输入端，而位选信号则接一个脉冲按键开关，当按键开关为低电平时，则数据选择器将分计数器的进位脉冲送到时计数器，此时，数字钟正常工作；当按键开关为高电平时，则数据选择器将另外一个4Hz的信号作为时计数器的计数脉冲，使其计数频率加快，当达到正确的时间，按动按键开关，从而达到校时的目的。 时计数器的封装图如下图所示： 具体程序如下所示： 仿真图如下所示： ①：当rst信号为高电平时，时计数器被清零，回到初始状态12； ②：当时计数器计数到23时，时清零，重新开始新一轮的计数。 3.2定时及整点报时模块 ①功能描述 该模块分为两个功能，即定时和整点报时 定时：代码中设计06:30:00时，发光二极管会亮起，同时蜂鸣器也会发出声音，提醒所定的时间到了，即音乐模块里设计的“梁祝”，维持时间一分钟 整点报时：代码中设