数字电子技术04译码器讲解.ppt

二、译码器/数据分配器 （1）译码： (4)二进制译码器（地址译码器）的一般原理图： 1、数据选择器的定义和功能 2、集成电路数据选择器 1、数值比较器的定义和功能 2、集成数值比较器74HC85 1、半加器和全加器 （1）半加器 （2）全加器（Full Adder） 2、多位数加法器 （1）串行进位加法器 (2)超前集成进位加法器 （3）超前进位产生器74LS182 （3）超前进位产生器74LS182 3、减法运算 （1）反码和补码（无符号数） 补码的定义： ①4位减法运算逻辑图： ②减法运算过程分析： * 4、集成算术/逻辑单元（ALU74181） 74LS181双极型ALU 例：试用两片全加器74LS183组成一个四位加法器 4.5 组合可编程逻辑器件(PLD) 4.5.1 PLD的结构、表示方法及分类 1. PLD的结构 4.5.1 PLD的结构、表示方法及分类 2. PLD的表示方法 PROM的PLD表示法  =1 =1 =1 =1 C -1 B3 B1 B2 B0 A3 A1 A2 A0 D?3 D?1 D?2 D?0 D3 D1 D2 D0 V 1 1 1 1 1 C -1 B3 B1 B2 B0 A3 A1 A2 A0 D3 D1 D2 D0 V 1 ④完整的四位减法运算电路 最后结果 （1）74LS181的功能表 （2）逻辑符号 （3）16位全超前进位ALU 逻辑符号 组进位产生（传输）变量输出 串行进位输出端 这样连接后，每组的Cn+4端不用，对应的由74LS182产生，（3）块的Cn+4端为运算结果的最高位进位。 应用组合逻辑器件进行设计时要注意的问题 对逻辑表达式的变换与化简的目的是使其尽可能与组合逻辑器件的形式一致，而不是尽量化简。 设计时应考虑合理充分应用组合器件的功能，尽量用同类的、较少的和较简单的器件满足设计要求。 当组合器件的功能用不完时，要对多余的输入、输出端作适当的处理；当一个组合器件不能满足设计要求时，应对器件进行适当的扩展。 【例题】欲用双2-4线译码器（74LS139）扩展成4-16线译码器，试问需用74LS139_______片，输入信号线_______条，输出信号线_______条。 A3 A2 10 10 A1 A0 10 10 10 74LS139 【例题】某人设计的函数F（A, B, C, ）= ∑m（2, 5, 7）产生电路如图所示，试问该图中有哪些  错误之处，并改正之。 ABC 1 012 MUX Y Y VCC EN 01234567 CBA 0 012 MUX Y Y VCC EN 01234567 通道选择输入 数据输入 74LS183 VCC 2Ai 2Bi 2Ci-1 2Ci 2Si 地 1Ai 1Bi 1Ci-1 1Ci 1Si 74LS183 VCC 2Ai 2Bi 2Ci-1 2Ci 2Si 地 1Ai 1Bi 1Ci-1 1Ci 1Si 74LS183 VCC 2Ai 2Bi 2Ci-1 2Ci 2Si 地 1Ai 1Bi 1Ci-1 1Ci 1Si 低位片 A0 B0 A1 B1 A2 B2 A3 B3 S0 S1 S2 S3 C3 可编程逻辑器件(PLD)是一种可以由用户定义和设置逻辑功能的器件。使用之实现数字系统，可以提高集成度、速度、可靠性，减少功耗。 图4.5.1 PLD图结构 （a）一般框图 （b）基本电路结构 Z Y 与门阵列 × × × × × × × × × × × × × × × × A B 输入 输出 或门阵列 （ b） （ a ） 硬线连接单元 × 被编程接通单元 Z Y 与门阵列 × × × × × × × × × × × × × × × × A B 输入 输出 或门阵列 (1) 连接方式 被编程擦除单元 也称可编程“断开”单元 （2）基本门电路的表示方式 (a)与门 L1=ABC L2=A+B+C L3=0 L4=1（输入保持“悬浮”的1态） (b)或门 (c)输出恒等于0的与门 (d)输出为1的状态 (e)输入缓冲器 (f)三态输出缓冲器 （3）编程连接技术 L= A· C PLD表示的与门 (b) 熔丝工艺的与门原理图 (c) CMOS工艺的与门原理图 （4）浮栅MOS管开关 分为叠栅注入MOS(SIMOS)管、浮栅隧道氧化层MOS（Flotox)管和快闪（Flash)叠栅MOS管. 不同的浮栅MOS管连接的PLD，编程信息的擦除方法也不同， SIMOS管连接的PLD，采用紫外线照射擦除； Flotox管和快闪叠栅MOS管，采用电擦除方法。 ① SIMOS管开关 叠栅注入 (SIMOS)管结构和符号 浮栅上累积电子与开启电压的