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实验三 数控分频器设计 【实验目的】 设计实现一个根据不同的输入，将时钟信号进行分频 掌握分频计数器类型模块的Verilog描述方法； 学习设计仿真工具的使用方法； 学习层次化设计方法； 【实验内容】 1. 用Verilog 语言设计带计数允许和复位输入的数控分频器。 2. 编制仿真测试文件，并进行功能仿真。 3. 下载并验证分频器功能 【实验原理】 数控分频器的功能是当在输入端给定不同的数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相加即可。 【程序源代码】（加注释） module fpin clk,rst,d,fout,pfull,cnt ; //数控分频器的顶层设计描述 input clk,rst; //定义输入/输出量及中间变量 input [7:0] d; output fout,pfull; output [7:0] cnt; reg pfull,fout,full; reg[7:0] cnt; always @ posedge clk or posedge rst begin if rst begin cnt 8h00;full 1b0;end else if cnt d //cnt d时，cnt清零，full被赋值为1 begin cnt 8 full 1b1; end else begin //否则cnt cnt+1;full 0 cnt cnt+1;full 1b0; end pfull full; //将full赋值给pfull end always @ posedge pfull //过程语句posedge pfull为敏感变量 fout ~fout; //fout取反以后赋值给fout Endmodule //程序结束 【仿真和测试结果】 【心得和体会】 本实验利用Verilog 语言设计带计数允许和复位输入的数控分频器，编制仿真测试文件，并进行功能仿真，下载并验证分频器功能，对数控分频器的设计与原理有了初步认识，较好的实现了根据不同的输入，将时钟信号进行分频的实验目的。 《EDA与数字系统设计》实验报告 2012～2013学年 第 一 学期 2009级 通信工程 专业 班级：座机电话号码 学号：座机电话号码5 姓名：王婷婷 第 - 2 - 页 共 2 页