《EDA技术及应用实验指导书.docVIP

实验一 组合逻辑器件设计 一、实验目的 通过一个简单的3－8译码器的设计,掌握组合逻辑电路的设计方法。 掌握组合逻辑电路的静态测试方法。 初步了解MAXPLUSII原理图输入设计的全过程。 二、实验主要仪器与设备 输入：DIP拨码开关3位。 输出：LED灯。 主芯片：EP1K10TC100－3。 三、实验内容及原理 三-八译码器即三输入，八输出。输出与输入之间的对应关系如表1-1-1所示。 表1-1-1三-八译码器真值表 输入 输出 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 四、预习要求 做实验前必须认真复习数字电路中组合逻辑电路设计的相关内容（编码器、译码器）。 五、实验步骤 （一）建立工程目录 建立一个工程目录的主要目的是为了便于管理在系统编译、综合的过程中产生的许多临时文件和附属文件。例如建立工程目录E:\TEST1\来存放这个工程所生成的所有文件。 通过系统的“开始”菜单进入MAX+plusII集成环境。如图1-1-1所示： 图1-1-1 图1-1-图1-1-图1-1- 如果安放相同元件，只要按住CTRL键，同时用鼠标拖动该元件。 图1-1-5为元件安放结果。 图1-1-4 添加连线到器件的管脚上。 图1-1- 图1-1-6 保存原理图 单击保存按扭，选择工程目录，合适名称保存。本实验取名 test1.gdf。 （三）选取芯片型号 点击Assign\Device菜单，出现图1-1-7对话框，依据设计要求选择 器件。（本实验一律选用EP1K10TC100－3） 图1-1-图1-1- （五）管脚的重新分配，定位 启动MAX+PLUSII\Floorplan Editor 菜单命令，出现如图1-1-9所示的画面： 图1-1-9 Floorplan Editor 显示该设计项目的管脚分配。这是由软件自动分配的。用户可随意改变管脚分配。管脚编辑过程如下： 按下，所有输入、输出口都会出现在Unassigned Nodes栏框内。 用鼠标按住某输入/输出口名称，并拖到下面芯片的某一管脚上，松开鼠标左键，便完成一个管脚的分配。 注意：芯片上有一些特定功能管脚，进行管脚编辑时一定要注意。另外，在芯片选择中，如果选Auto，则不允许对管脚进行再分配。 管脚分配之后，要再编译一次，将管脚分配信息加入下载文件中。 （六）电路板上的连线 根据管脚分配图，将EP1K10TC100-3的输入输出管脚与实验箱的各器件相连。 （七）器件的下载编程 启动Max+plus II\Programmer菜单。 选择JTAG\M ulti-Device JTAG Chain菜单项。 启动JTAG\Multi-Device JTAG Chain Setup…菜单项。 点击Select programmimg File…按扭，选择要下载的.sof 文件。然后按Add加到文件列表中。 如果不能正确下载，可点击Detect JTAG Chain Info an 按扭进行测试， 查找原因。最后按OK退出。 按configure按扭完成下载。 六、实验连线 用拨码开关的低三位代表译码器的输入（A，B，C），将之与EP1K10TC100-3的管脚相连；用LED灯来表示译码器的输出（D0～D7），将之与EP1K10TC100-3芯片的管脚相连。拨动拨档开关，可以观察发光二极管与输入状态的对应关系同真值表中所描述的情况是一致的。 七、实验报告与思考题 1、详细论述实验步骤，描述实验结果。 2、在输入端加入使能端后应如何设计。 3、设计与T1138功能类似的数据分配器。 附：用硬件描述语言完成译码器的设计： （1）生成设计项目文件。 （2）启动File\New菜单命令，如图1-1-10： 图1-1-10 （3）选择Text Editor file，点击OK。 （4）键入程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY T2 IS PORT A: IN STD_LOGIC_VECTOR 2 DOWNTO 0 ; Y: OUT STD_LOGIC_VECTOR 7 DOWNTO 0 ; END T2; ARCHITECTURE A OF T2 IS BEGIN WITH A SELEC