基于USB3.0的FPGA对线阵CCD驱动时序电路设计.docVIP

基于USB3.0的FPGA对线阵CCD驱动时序电路设计 　　摘要：高速线阵CCD底层驱动电路的设计是保障CCD高质量成像的必要条件。文章以TCD1209D型号线阵CCD为例，设计一种基于FPGA（EP3c16f484c8n）的高速线阵CCD驱动电路，通过VHDL语言对驱动电路进行硬件描述，使用USB3.0对信号进行传输，最终实现整个CCD驱动电路驱动时钟的设计。 　　关键词：高速CCD；FPGA；驱动电路；USB3.0；时序电路 文献标识码：A 　　中图分类号：TH74 文章编号：1009-2374（2016）13-0015-03 DOI：10.13535/j.cnki.11-4406/n.2016.13.008 　　1 概述 　　CCD（Charge Coupled Device）电荷耦合器件是以电荷作为信号，实现电荷的存储和转移的图像传感器，因为有体积小、功耗低、灵敏度高等优点，在许多领域得到了普遍运用。其工作原理包括电荷的产生、存储、传输和检测。因为不同厂家制造的CCD，其驱动电路和驱动时序存在着不同程度的差异，导致CCD的驱动电路设计不具有统一的规范性。 　　常见的CCD驱动方法有单片机驱动、EPROM驱动、专用IC驱动、CPLD驱动和FPGA驱动。分析这五种驱动方法，会发现前三种驱动方式调试困难，灵活性差，频率较低。CPLD和FPGA均具备高集成度、高速度、高可靠性和开发周期短的特色，相比较之下，FPGA的灵活性要强于CPLD器件，更适合对时序逻辑进行编写，利用VHDL语言通过FPGA可以很好地解决高速线阵CCD时序驱动要求，并结合USB3.0的高速传输优势可使CCD以高速度和高质量的状态进行实时图像采样和传输。本文以日本TOSHIBA公司生产的TCD1209D芯片为例，分析其工作过程和对驱动时序信号的要求，并且设计驱动时序产生及采样硬件电路，通过VHDL语言对驱动时序发生硬件电路进行了描述，基于集成在FPGA板上的USB3.0接口进行图像数据传输。通过ALTIUM DESIGNERR（QUARTUS II）仿真软件对所设计的驱动时序进行仿真。 　　2 TCD1209的结构与特点 　　TCD1209D芯片内部结构由四部分构成：第一部分是光敏二极管接受光源；第二部分是转移栅；第三部分是CCD位移模拟寄存器；第四部分是CCD的输出缓存器。TCD1209D外部引脚和内部结构如图1和图2所示。TCD1209D高速图像传感器最高驱动频率为20MHz，具有5V的脉冲电压和12V工作电压。单列包含2048个高灵敏度像元。当有光源照射到CCD的光敏二极管上时，光电二极管中根据照射光的强弱进行相应的电荷累的存储，经过转移栅将电荷转移到CCD位移模拟寄存器中，最后通过外部驱动分别将不同强弱的光所积聚的相应电荷等比地转换成电压信号，经放大和AD转化最终产生表示图像的电信号。TCD1209D线阵CCD传感器特性：（1）像敏单元数目：2048像元；（2）像元单元大小：14μm×14μm，中心距为14μm；（3）时钟：二相（5V）；（4）光敏区域：采用高灵敏度和低电压的暗信号PN光电二极管。 　　3 TCD1209D驱动采集脉冲要求 　　3.1 TCD1209D驱动时序分析 　　该CCD驱动电路设计要实现需要在转移信号（SH）、时钟信号（φ1）、时钟信号（φ2/φ2B）、复位信号（RS）、钳信号（CP）这五路脉冲信号严格满足要求下才能保障TCD1209D正常工作（见图3）。OS作为输出端在输出有效像元电压之前要先输出13哑像元（D0-D12）和19个暗像元（D13-D31），见图3。之后再输出以S1到S2048作为由2048个光敏二极组成的TCD1209D的有效信号输出，在其结束之后输出端OS又会输出7个哑像元和1个D39奇偶检测信号。所以TCD1209D一个有效周期至少包含2088个Φ1的脉冲信号对其进行驱动，即2.088ms。又由于前端CCD感光器件采集到的光源信号转化为电信号后，其电信号又要转移到PC端作为图像信号，期间要有一定的延时来保证信号传输的稳定并迎接下一个周期的到来，所以在奇偶校验信后根据转移所需时间继续输出若干个无效像元，这样TCD1209D一个完整的工作周期结束。 　　TCD1209D中的RS和CP脉冲频率最大值为20MHz，标准脉冲频率为1MHz，综合实际试验结果得出在其为9MHz的时候信号强度是最理想的，一旦超过10MHz信号失真情况严重，故采用9MHz当作CCD的基础时钟信号。TCD1209D的脉冲信号为了让CCD的输出频率尽可能高，达到高速扫描的目的，选用的FPGA的时钟频率高达100MHz，所以选取100MHz时钟作为CCD的外部驱动时钟源，这样通过5分频即可得到20MHz的RS和C