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基于Verilog HDL设计的多功能数字钟 Design of Multifunctional Digital Clock Based on Verilog HDL 天津工业大学 李俊一，牛萍娟 Li, Junyi Niu,Pingjuan 要投栏目：嵌入式与SOC片上系统 摘 要：本文利用Verilog HDL语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 4.1和ModelSim SE 6.0完成综合、仿真。此程序通过下载到FPGA芯片后，可应用于实际的数字钟显示中。 关键词：Verilog HDL；硬件描述语言；FPGA 中图分类号：TP312 文献标识码：B 天津市应用基础重点项目（0座机电话号码） Abstract: In this paper, the process of de- signing multifunctional digital clock by the Verilog HDL top-down design method is presented, which has shown the readability, portability and easily understanding of Verilog HDL as a hard description language. Circuit synthesis and simulation are performed by Altera QuartusⅡ 4.1 and ModelSim SE 6.0. The program can be used in the truly digital clock display by downloading to the FPGA chip. Keywords: Verilog HDL；hardware des- cription language；FPGA 1 引言 硬件描述语言HDL（Hardware Des- cription Language）是一种用形式化方法来描述数字电路和系统的语言。目前，电子系统向集成化、大规模和高速度等方向发展，以硬件描述语言和逻辑综合为基础的自顶向下的电路设计方法在业界得到迅猛发展，HDL在这种形势下显示出了巨大的优势，展望将来HDL在硬件设计领域的地位将与C和C++在软件设计领域的地位一样，在大规模数字系统的设计中，它将逐步取代传统的逻辑状态表和逻辑电路图等硬件描述方法，而成为主要的硬件描述工具。 Verilog HDL是工业和学术界的硬件设计者所使用的两种主要的HDL之一，另一种是VHDL。现在它们都已成为IEEE标准。两者各有特点，但Verilog HDL拥有更悠久的历史、更广泛的设计群体，资源也远比 VHDL丰富，且非常容易学习掌握。 本文提出了以Verilog HDL语言为手段，设计了多功能数字钟。其代码具有良好的可读性和易理解性，源程序经Altera公司的QuartusⅡ 4.1和ModelSim SE 6.0软件完成综合、仿真，目标器件选用Altera Cyclone EP1C6Q240C8器件。 2工作原理 图1 多功能数字钟端口功能图 图1为多功能数字钟端口功能图。其具有的功能有：显示时―分―秒、整点报时、小时和分钟可调等基本功能。下面介绍一下各主要引脚的功能： Clk：10KHZ的系统基准时钟输入。作为七段码管扫描频率。将其10000分频可得到1HZ的数字钟工作频率。将其8分频和4分频分别分时送入扬声器，使其产生嘀（1.25KHZ）、嗒（2.5KHZ）的报时声。 Rst：系统复位信号，低电平有效。复位后显示00―00―00。 S1： 调节小时信号，低电平有效。每按下一次，小时增加一个小时。 S2： 调节分钟信号，低电平有效。每按下一次，分钟增加一个分钟。 Spk：输出到扬声器，产生嘀、嗒的报时声。 Sel： 七段码管扫描驱动。因为是八个七段码管，所以Sel为三位总线。扫描频率为10KHZ，由于人眼的视觉效果，呈现在眼前的便是整体的时―分―秒显示。 Display：七段码管显示输出。 3 程序设计 Verilog HDL语言具有结构清晰、文法简明、功能强大、高速模拟和多库支持等优点，被近90%的半导体公司使用，成为一种强大的设计工具。该数字钟就是采用Verilog HDL描述。 模块源代码如下： module clock Clk,Rst,S1,S2,Display,Sel,Spk ; input Clk; //产生10KHZ时钟输入 input Rst; //复位输入 input S1; //小时调节输入 input S2; //分钟调节输