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32位全定制高速加法器门级结构验证报告
32位全定制高速加法器门级结构设计报告
北京理工大学微电子研究所
2009-11-13
目录
32位全定制高速加法器门级结构设计报告 1
一．全定制加法器结构 1
二．加法器RTL代码说明 3
三. 仿真结果分析 3
一．全定制加法器结构
本设计采用混合树形/进位选择结构中的稀疏树Sparse-tree结构加法器。整体结构框图如图1-1。各个子模块结构如图1-2、图1-3、图1-4。
图1-1 Sparse-tree结构框图
进位选择模块
该模块产生C3~C27各组的进位位。如图1-2所示：
图1-2 进位位产生模块
求和模块
求和模块电路如图1-3，求和电路产生进位位为0和1两种情况下组内每位的和，然后通过多路选择器用进位位选择正确的和。其中，结合电路级设计，定义Pori_n信号表示如下功能： 1
4、输出进位位模块
整个加法器的输出进位位电路如图1-4，整个加法器的输出进位利用最后一级求和电路进产生。
图1-4 输出进位位模块电路
二．加法器RTL代码说明
本设计使用Verilog语言编写，共包含6个设计文件。分别如下：
sparse_adder32.v：顶层模块，实现32位Sparse树加法器功能。
black.v：子模块，产生加法器进位位产生模块中的白色节点和灰色节点。
bit4_sum.v：子模块，产生求和电路中MUX为0和1情况下的两种和。
bit31_28_sum.v：子模块，产生输出进位位模块电路中MUX为0和1情况下两种和以及图1-4中所示的g1和g2。
mux.v：子模块，产生选择最终输出的和的MUX。
mux_co.v：子模块，产生最终选择输出进位位的MUX。
三．仿真工具
仿真使用软件Modelsim SE 6.1e。
四．仿真结果分析
为了验证本设计功能正确性，编写Test Bench，生成随机数作为输入，如果正确，显示“right”标志以及当前仿真时间。如果错误，显示“wrong”标志、正确结果以及当前仿真时间。仿真波形图如图3-1，结果显示图如图3-2。
图 3-1 仿真波形图
图 3-2 仿真结果显示图
如图3-1所示，A，B为输入，SUM为设计输出结果，CO为输出进位位，correct_s为Test Bench产生的正确结果。结果以16进制数表示。在蓝色光标显示处可看出，SUM的值和correct_s的低28位相同。CO和correct_s的最高四位相同。
如图3-2所示，在仿真时间内，仿真结果正确。
北京理工大学微电子研究所
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图1-3 求和模块电路
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