硬件电子琴电路模块方案设计程序.ppt

仿真激励文件生成 在New Source Wizard界面选择Verilog Test Fixture,然后输入测试文件名 选择要测试的模块 测试文件相关设置完成后，按Finish，ISE即给出测试模块的框架 根据框架，考虑测试的完备性，完善测试模块 分别编写Notetabs .v 、ToneTaba.v和div_50_12M.v的Verilog HDL测试文件，用Modelsim进行功能仿真、时序仿真。观察波形，理解模块实现的功能。 下面讨论如何调用ROM的IPcore实现对音乐的存储。 IP核生成器的启动方法有两种，一种是在【Projcet Navigator】中新建Coregen IP类型的资源(请参考第2章中工程的建立与管理)；另一种是直接在Windows界面下运行【开始】→【程序】→【Xilinx ISE Design Suit 10.1】→【ISE】→【Accessories】→【CORE Generator】命令。 本次设计采用第一种方法。 首先打开电脑上的记事本，按照COE文件的格式要求输入《梁祝》音乐或者自己编辑的音乐数据，并存盘。 COE文件内容 MEMORY_INITIALIZATION_RADIX = 10; MEMORY_INITIALIZATION_VECTOR= 3 , 3 , 3 , 3, 5, 5, 5,6, 8, 8, 8 , 9 , 6 , 8, 5, 5, 12,12,12, 15, 13 , 12 , 10 , 12, 9, 9, 9, 9, 9, 9, 9 , 0 , 9 , 9, 9, 10, 7, 7, 6, 6, 5 , 5 , 5 , 6, 8, 8, 9, 9, 3, 3, 8 , 8 , 6 , 5, 6, 8, 5, 5, 5, 5, 5 , 5 , 5 , 5, 10, 10, 10, 12, 7, 7, 9 , 9 , 6 , 8, 5, 5, 5, 5, 5, 5, 3 , 5 , 3 , 3, 5, 6, 7, 9, 6, 6, 6 , 6 , 6 , 6, 5, 6, 8, 8, 8, 9, 12 ,12 ,12 ,10, 9, 9,10, 9,8, 8, 6 , 5 , 3 , 3, 3, 3, 8,8, 8,8, 6 , 8 ,6 , 5, 3, 5, 6,8, 5,5, 5 ,5 , 5 ,5, 5,5,0, 0, 0; 选择IP(CORE Generate Architecture Wizard），输入IPcore 名：Music 弹出的界面，选择Memory Element?single Port Block Memory 选择Read Only 存储器位宽：Width 为4，深度：Depth为256 按Next继续设定 钩选Load Init File 点击Load File…按键，装载初始文件Music.coe 点击Generate按键生成ROM的IP CORE 通过在NoteTabs.v文件中例化ROM文件，实现按照4HZ频率循环读取ROM的音乐节拍、频率信号。 编写顶层文件songer.v ，将NoteTabs.v ToneTaba.v、 Speakera.v、 div_50_12M.v和 div_50_4HZ.v组合为一个系统，完成综合。 由于Speakera.v、 div_50_4HZ.v模块的仿真时间过长，所以顶层模块不需要仿真。 引脚锁定 NET clk_50M LOC = C9 ; NET Code10 LOC = F12 ; NET Code11 LOC = E12 ; NET Code12 LOC = E11 ; NET Code13 LOC = F11 ; NET High1 LOC = E9 ; NET reset LOC = D18|pulldown ; NET Spkout LOC = D7 ; 思考题 1、电路上应该满足哪些条件，才能用数字器件直接输出的方波驱动扬声器发声？ 2、如果演奏其他乐曲，程序应做哪些方面的改动？ 实验报告 用仿真波形和电路原理图，详细叙述硬件电子琴的工作原理及其3个Verilog HDL文件中相关语句的功能，叙述硬件实验情况，说明硬件乐曲演奏电路的设计和实验方案。 用发光管LD3~LD0显示Code[3]~Code[0]表示琴音简谱码，发光管LD5显示高8度，Spkout接J4的D7端口）。 当程序下载到Spantan3E板上去后,通过外接扬声器可以听到乐曲。 实验四 硬件电子琴电路模块设计 基础知识 一、节拍